JPS6041147A - バッファ記憶制御方式 - Google Patents
バッファ記憶制御方式Info
- Publication number
- JPS6041147A JPS6041147A JP58148619A JP14861983A JPS6041147A JP S6041147 A JPS6041147 A JP S6041147A JP 58148619 A JP58148619 A JP 58148619A JP 14861983 A JP14861983 A JP 14861983A JP S6041147 A JPS6041147 A JP S6041147A
- Authority
- JP
- Japan
- Prior art keywords
- buffer
- chp
- cpu
- block
- buffer storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/12—Replacement control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はチャネル装置・中央処理装置両者がらのアクセ
スができるバッファ記憶装置の本来の動作を効果的に可
能としたバッファ記憶装置の制御方式に関する。
スができるバッファ記憶装置の本来の動作を効果的に可
能としたバッファ記憶装置の制御方式に関する。
（２）技術の背景
主記憶装置を複数のブロックに分割しておき、一部のブ
ロックの写しをバッファ記憶装置に記憶させ、中央処理
装置は該パ・７フア記↑、ａ装置上の間でデータ授受を
行うことにより、データ処理を高速化することは周知で
ある。バッファ記憶装置へのアクセスが、中央処理装置
から行われる以外にチャネル装置からアクセスを行うこ
とができるようになった。
ロックの写しをバッファ記憶装置に記憶させ、中央処理
装置は該パ・７フア記↑、ａ装置上の間でデータ授受を
行うことにより、データ処理を高速化することは周知で
ある。バッファ記憶装置へのアクセスが、中央処理装置
から行われる以外にチャネル装置からアクセスを行うこ
とができるようになった。
（３）従来技術と問題点
第１図に示す従来のブロック構成図において、左方のＣ
：ＰＬｌ、ＣＨＰと記す端子からそれぞれ中央処理装置
・チャネル装置からの制御信号・アドレス情報が入来す
る。バッファ記憶装置ＢＳのアドレスを指定するための
アドレスレジスタＲＱＡＲについて、その上位アドレス
と、タグ部のアドレスとを比較回路において比較し、一
致したときは、中央処理装置ＣＰＵ・チャネル装置ＣＨ
Ｐからの目的データがバッファ記憶装置に存在している
こと、一致しないときは主記憶装置から取り出すことを
必要とすると判断する。前者のときは目的データをへソ
ファ記憶装置ＢＳから取り出してＣＰＵ −ＣＨＰに送
出する。後者のときはリプレースメモリＰＰＭを読出し
、リプレースメントアルゴリズム（例えば最新使用判別
方式ＬＲＵ）に従って、リプレース回路ＲＰＬにより、
ムーブインすべきバッファ記憶装置ＢＳのブロック位置
を決定していた。リプレースメモリは成るセントにおい
ては何のウェイＷＡＹが最も近いときにアクセスされた
かを記憶していて、ムーブインすべきバッファ記憶装置
のブロック位置として、最も古くアクセスされたブロッ
クを指定する。そしてリプレースメモリを更新（リプレ
ース）することはＣＰＵ−ＣＨＰからのアクセス先がバ
ッファＢＳに存在する場合と、ＢＳに存在しないため主
記憶装置からムーブインする場合にそのブロックがその
セットの中で最も新しくなるように更新する。
：ＰＬｌ、ＣＨＰと記す端子からそれぞれ中央処理装置
・チャネル装置からの制御信号・アドレス情報が入来す
る。バッファ記憶装置ＢＳのアドレスを指定するための
アドレスレジスタＲＱＡＲについて、その上位アドレス
と、タグ部のアドレスとを比較回路において比較し、一
致したときは、中央処理装置ＣＰＵ・チャネル装置ＣＨ
Ｐからの目的データがバッファ記憶装置に存在している
こと、一致しないときは主記憶装置から取り出すことを
必要とすると判断する。前者のときは目的データをへソ
ファ記憶装置ＢＳから取り出してＣＰＵ −ＣＨＰに送
出する。後者のときはリプレースメモリＰＰＭを読出し
、リプレースメントアルゴリズム（例えば最新使用判別
方式ＬＲＵ）に従って、リプレース回路ＲＰＬにより、
ムーブインすべきバッファ記憶装置ＢＳのブロック位置
を決定していた。リプレースメモリは成るセントにおい
ては何のウェイＷＡＹが最も近いときにアクセスされた
かを記憶していて、ムーブインすべきバッファ記憶装置
のブロック位置として、最も古くアクセスされたブロッ
クを指定する。そしてリプレースメモリを更新（リプレ
ース）することはＣＰＵ−ＣＨＰからのアクセス先がバ
ッファＢＳに存在する場合と、ＢＳに存在しないため主
記憶装置からムーブインする場合にそのブロックがその
セットの中で最も新しくなるように更新する。
第２図はバッファＢＳ・タグ部ＴＡＧ・主記憶装置ＭＳ
の間の対応構成を示している。タグ部ＴＡＣはバッファ
ＢＳと主記憶袋ＷＭＳとの間のブロック対応関係を格納
している。バッファＢＳをＣＰＵ−ＣＨＰが共用するシ
ステムでは、一般にバッファＢＳと主記憶装置ＭＳとの
間で転送するブロックの大きさは、ＣＨＰがアクセスす
る単位より数倍大きい。例えばＣＨＰアクセス車位が８
ハイドのとき、ブロックの大きさを６４バイトとすれば
、約８倍となる。ＣＨＰから最初にバッファＢＳにアク
セスしたとき、データが存在しないと、主記憶装置から
該アクセスデータを含む１ブロツクをムーブインすれば
後続のブロック分のアクセスハバッファＢＳに存在する
ため、アクセスタイムは速くなる。そのためＣＨＰがア
クセスするブロックについて、バッファＢＳにおける寿
命はその倍数回のアクセスが終了するまでの期間だけと
なれば良い。一方バソファＢＳに対するＣＰＵからのア
クセスとＣＨＰからのアクセスの頻度は、通常ＣＰＵか
らの 方が高い。しかしシステムの構成、ＣＰＵ−ＣＨ
Ｐのマシンサイクル、処理装置のハード側のインクリメ
ントの仕方等によって前述のようにバッファＢＳをＣＰ
Ｕ−ＣＨＰの両アクセスについて最適に使用することが
難しい。
の間の対応構成を示している。タグ部ＴＡＣはバッファ
ＢＳと主記憶袋ＷＭＳとの間のブロック対応関係を格納
している。バッファＢＳをＣＰＵ−ＣＨＰが共用するシ
ステムでは、一般にバッファＢＳと主記憶装置ＭＳとの
間で転送するブロックの大きさは、ＣＨＰがアクセスす
る単位より数倍大きい。例えばＣＨＰアクセス車位が８
ハイドのとき、ブロックの大きさを６４バイトとすれば
、約８倍となる。ＣＨＰから最初にバッファＢＳにアク
セスしたとき、データが存在しないと、主記憶装置から
該アクセスデータを含む１ブロツクをムーブインすれば
後続のブロック分のアクセスハバッファＢＳに存在する
ため、アクセスタイムは速くなる。そのためＣＨＰがア
クセスするブロックについて、バッファＢＳにおける寿
命はその倍数回のアクセスが終了するまでの期間だけと
なれば良い。一方バソファＢＳに対するＣＰＵからのア
クセスとＣＨＰからのアクセスの頻度は、通常ＣＰＵか
らの 方が高い。しかしシステムの構成、ＣＰＵ−ＣＨ
Ｐのマシンサイクル、処理装置のハード側のインクリメ
ントの仕方等によって前述のようにバッファＢＳをＣＰ
Ｕ−ＣＨＰの両アクセスについて最適に使用することが
難しい。
ＣＨＰがアクセスするブロックはへソファＢＳにおける
寿命として、その倍数回のアクセスが終了するまでの時
間よりも長く存在すれば、結果としてＣＨＰのアクセス
によりバッファＢＳに格納されているＣＰＵ使用の情報
が消されることで、ＣＰＵアクセスの処理速度が低下し
てしまう。逆にＣＰＵアクセスの頻度がより高げれば、
ＣＨＰのアクセスで折角バッファＢＳにムーブインした
ブロックがＣＰＵアクセスによってバッファＢＳから追
い出され、継続するブロック分のＣＨＰアクセスの際は
バッファＢＳに目的データが常に存在しないためＣＨＰ
アクセスの処理速度が低下してしまう欠点があった。
寿命として、その倍数回のアクセスが終了するまでの時
間よりも長く存在すれば、結果としてＣＨＰのアクセス
によりバッファＢＳに格納されているＣＰＵ使用の情報
が消されることで、ＣＰＵアクセスの処理速度が低下し
てしまう。逆にＣＰＵアクセスの頻度がより高げれば、
ＣＨＰのアクセスで折角バッファＢＳにムーブインした
ブロックがＣＰＵアクセスによってバッファＢＳから追
い出され、継続するブロック分のＣＨＰアクセスの際は
バッファＢＳに目的データが常に存在しないためＣＨＰ
アクセスの処理速度が低下してしまう欠点があった。
（４）発明の目的
本発明の目的は前述の欠点を改善し、バッファ記憶装置
本来の動作を効率的にできるへソファ記憶制御方式を提
供することにある。
本来の動作を効率的にできるへソファ記憶制御方式を提
供することにある。
（５）発明の構成
前述の目的を達成するための本発明の構成は、主記憶装
置を複数のブロックに分割し、そのうちの一部のブロッ
クの写しを記憶すると共に、中央処理装置とチャネル装
置からのアクセスを共に許すバッファ記憶の制御方式に
おいて、主記憶装置からバッファ記憶装置ヘムーブイン
すべき主記憶ブロックの位置を決定する手段を具備し、
中央処理装置アクセスかチャネル装置アクセスかを識別
した信号と、主記憶装置用・チャネル装置用に割当使用
する制限場所を予め決定しておいた信号との両者により
、前記ブロック位置を決定する手段の動作を制御するこ
とである。
置を複数のブロックに分割し、そのうちの一部のブロッ
クの写しを記憶すると共に、中央処理装置とチャネル装
置からのアクセスを共に許すバッファ記憶の制御方式に
おいて、主記憶装置からバッファ記憶装置ヘムーブイン
すべき主記憶ブロックの位置を決定する手段を具備し、
中央処理装置アクセスかチャネル装置アクセスかを識別
した信号と、主記憶装置用・チャネル装置用に割当使用
する制限場所を予め決定しておいた信号との両者により
、前記ブロック位置を決定する手段の動作を制御するこ
とである。
（６）発明の実施例
第３図は本発明の実施例について第１図と対応して示す
ブロック構成図である。第３図の０ＰＳＲは動作状態設
定レジスタを示し、初期設定でバッファＢＳに最適動作
が得られるようにする。即ちムーブインすべきブロック
位置を決定するときバッファをウェイ毎にＣＰＵに使用
させないこと、ＣＨＰに使用させないことのそれぞれの
指定をする。そのためバッファ記憶装置ＢＳが第２図に
示ずようにウェイＷＡＹＯ〜ＷＡＹ３とあったとき、各
ウェイについて下表の意味を有するビ・ノド“１”を○
ＰＳＲの所定位置に立てる。
ブロック構成図である。第３図の０ＰＳＲは動作状態設
定レジスタを示し、初期設定でバッファＢＳに最適動作
が得られるようにする。即ちムーブインすべきブロック
位置を決定するときバッファをウェイ毎にＣＰＵに使用
させないこと、ＣＨＰに使用させないことのそれぞれの
指定をする。そのためバッファ記憶装置ＢＳが第２図に
示ずようにウェイＷＡＹＯ〜ＷＡＹ３とあったとき、各
ウェイについて下表の意味を有するビ・ノド“１”を○
ＰＳＲの所定位置に立てる。
（１）レジスタ０ＰＳＲのビット０〜７に全“Ｏ”を設
定したとき（第４図Ｃ参照） ＣＰＵ−ＣＨＰのアクセスは共にバッファＢＳのウェイ
ＷＡＹＯ〜ＷＡＹ３を使用可とする。
定したとき（第４図Ｃ参照） ＣＰＵ−ＣＨＰのアクセスは共にバッファＢＳのウェイ
ＷＡＹＯ〜ＷＡＹ３を使用可とする。
（ｉｉ ） レジスタ０ＰＳＲのビット３を“１”、ビ
・ノド４〜６を“１″で且つ他のビットに０”を設定し
たとき（第４図Ｃ参照） ＣＰＵアクセスによるワーブインのとき、ノ＼ンファＢ
ＳのウェイＷＡＹＯ〜ＷＡＹ２のブロックの中からリプ
レースブロックを決定し、ＣＨＰアクセスによるムーブ
インばバッフ７ＢＳのウェイＷＡＹ３にのみムーブイン
できる。よってＷＡＹＯ〜ＷＡＹ２をＣＰＵに、ＷへＹ
３をＣＨＰに割当てたことになる。
・ノド４〜６を“１″で且つ他のビットに０”を設定し
たとき（第４図Ｃ参照） ＣＰＵアクセスによるワーブインのとき、ノ＼ンファＢ
ＳのウェイＷＡＹＯ〜ＷＡＹ２のブロックの中からリプ
レースブロックを決定し、ＣＨＰアクセスによるムーブ
インばバッフ７ＢＳのウェイＷＡＹ３にのみムーブイン
できる。よってＷＡＹＯ〜ＷＡＹ２をＣＰＵに、ＷへＹ
３をＣＨＰに割当てたことになる。
（ｉｉｉ ）レジスタ０ＰＳＲのビット２〜５に１”、
他のビットに０”設定（第４図Ｃ参照）バッファＢＳの ウェイＷＡＹＯ〜ＷＡＹＩをｃｐｕに、ＷＡＹ２〜ＷＡ
Ｙ３をＣＨＰに、 それぞれ割当てることを意味する。
他のビットに０”設定（第４図Ｃ参照）バッファＢＳの ウェイＷＡＹＯ〜ＷＡＹＩをｃｐｕに、ＷＡＹ２〜ＷＡ
Ｙ３をＣＨＰに、 それぞれ割当てることを意味する。
その他第４図り、Ｅに示すように、ＣＰＵ、ＣＨＰの共
用を含め、使用可と不可を制御する。
用を含め、使用可と不可を制御する。
前述のようにＣＰＵ用、ＣＨＰ用に割当てて使用する制
限場所を予め決定しておいた信号と、パイプライン制御
部ＰＬＣにおいて識別したＣＰＵ・ＣＨＰ何れのアクセ
スかを判定した信号とにより、第３ずのリプレース回路
ＲＰＬが制御される。
限場所を予め決定しておいた信号と、パイプライン制御
部ＰＬＣにおいて識別したＣＰＵ・ＣＨＰ何れのアクセ
スかを判定した信号とにより、第３ずのリプレース回路
ＲＰＬが制御される。
そのためバッファの使用効率を最良とするようにＣＰＵ
用、ＣＨＰ用の割当ウェイを決定できる。
用、ＣＨＰ用の割当ウェイを決定できる。
（７）発明の効果
このようにして本発明によると、バッファ記憶装置ヘム
ーブインすべきブロックの位置を決定する手段により、
ＣＰＵ −ＣＨＰアクセスの場合を区別して処理するか
ら、バッファＢＳに最適動作を行わせることができる。
ーブインすべきブロックの位置を決定する手段により、
ＣＰＵ −ＣＨＰアクセスの場合を区別して処理するか
ら、バッファＢＳに最適動作を行わせることができる。
第１図は従来のデータ処理装置のブロック構成図、第２
図は従来のバッファ・タグ部・主記憶装置の対応構成を
示す図、 第３図は本発明の実施例を第１図と対応して示す図、 第４図は第３図中レジスタの設定ビ・ノドとノ＼ノファ
の使用区分を示す図である。 ＣＰ Ｕ−中央処理装置 ＣＨＰ−−−チャネル装置 ＢＳ−バッファ記憶装置 Ｔ Ａ Ｇ−タグ部 ＲＱＡＲ−アドレスレジスタ ＲＰ Ｍ−リプレースメモリ Ｕ Ｐ Ｄ−一−アップデート回路 ＲＰＬ−リプレース回路 ０ＰＳＲ−動作状態設定レジスタ 特許出願人 冨士通株式会社 代理人 弁理士 鈴木栄祐
図は従来のバッファ・タグ部・主記憶装置の対応構成を
示す図、 第３図は本発明の実施例を第１図と対応して示す図、 第４図は第３図中レジスタの設定ビ・ノドとノ＼ノファ
の使用区分を示す図である。 ＣＰ Ｕ−中央処理装置 ＣＨＰ−−−チャネル装置 ＢＳ−バッファ記憶装置 Ｔ Ａ Ｇ−タグ部 ＲＱＡＲ−アドレスレジスタ ＲＰ Ｍ−リプレースメモリ Ｕ Ｐ Ｄ−一−アップデート回路 ＲＰＬ−リプレース回路 ０ＰＳＲ−動作状態設定レジスタ 特許出願人 冨士通株式会社 代理人 弁理士 鈴木栄祐
Claims (1)
- 主記憶装置を複数のブロックに分割し、そのうちの一部
のブロックの写しを記憶すると共に、中央処理装置とチ
ャネル装置がらのアクセスを共に許すバッファ記憶の制
御方式において、主記憶装置からバッファ記憶装置ヘム
ーブインすべき主記憶ブロックの位置を決定する手段を
具備し、中央処理装置アクセスかチャネル装置アクセス
かを識別した信号と、主記憶装置用・チャネル装置用に
割当使用する制限場所を予め決定しておいた信号との両
者により、前記ブロック位置を決定する手段の動作を制
御することを特徴とするバッファ記憶制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58148619A JPS6041147A (ja) | 1983-08-13 | 1983-08-13 | バッファ記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58148619A JPS6041147A (ja) | 1983-08-13 | 1983-08-13 | バッファ記憶制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6041147A true JPS6041147A (ja) | 1985-03-04 |
Family
ID=15456830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58148619A Pending JPS6041147A (ja) | 1983-08-13 | 1983-08-13 | バッファ記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041147A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009211368A (ja) * | 2008-03-04 | 2009-09-17 | Nec Corp | キャッシュメモリ及びベクトル処理装置並びにベクトルデータ整列方法 |
-
1983
- 1983-08-13 JP JP58148619A patent/JPS6041147A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009211368A (ja) * | 2008-03-04 | 2009-09-17 | Nec Corp | キャッシュメモリ及びベクトル処理装置並びにベクトルデータ整列方法 |
| JP4687729B2 (ja) * | 2008-03-04 | 2011-05-25 | 日本電気株式会社 | キャッシュメモリ及びベクトル処理装置並びにベクトルデータ整列方法 |
| US8095732B2 (en) | 2008-03-04 | 2012-01-10 | Nec Corporation | Apparatus, processor, cache memory and method of processing vector data |
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