JPS6038795A - リフレツシユ制御回路 - Google Patents
リフレツシユ制御回路Info
- Publication number
- JPS6038795A JPS6038795A JP58146869A JP14686983A JPS6038795A JP S6038795 A JPS6038795 A JP S6038795A JP 58146869 A JP58146869 A JP 58146869A JP 14686983 A JP14686983 A JP 14686983A JP S6038795 A JPS6038795 A JP S6038795A
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- circuit
- address
- generation circuit
- refresh address
- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、データ処理装置のダイナミックランダムアク
セスメモリ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ 以下、ＲＡＭという。）のリフレッシュ制御回路に
関する。
セスメモリ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ 以下、ＲＡＭという。）のリフレッシュ制御回路に
関する。
従来、情報処理装置の主記憶装置には、ダイナミックＲ
ＡＭが使用されることが一般的である。
ＡＭが使用されることが一般的である。
この種の記憶素子は、記憶セルが微小容量のコンデンサ
から構成されているので、時間の経過とともに、その容
量に蓄えられていた電荷が失われる。
から構成されているので、時間の経過とともに、その容
量に蓄えられていた電荷が失われる。
すなわち、記憶内容が破壊されるため、定められた時間
内に電荷を再充電する必要がある。この動作をリフレッ
シュ動作と称しているが、この動作のための従来のリフ
レッシュ回路は、第１図に示すように構成されている。
内に電荷を再充電する必要がある。この動作をリフレッ
シュ動作と称しているが、この動作のための従来のリフ
レッシュ回路は、第１図に示すように構成されている。
第１図において、１はオツシレー°夕で３２μｅ周期パ
ルスを発生する回路、２はリフレッシュアドレス制御回
路、３はリフレッシュアドレスカウンタ、４はロワアド
レスレジ５はコラムアドレスレジスタ（以下、ＯＯＬＵ
ＭＮアドレスレジスタという。）、６はリフレッシュロ
ウアドレス切換回路（以下、リフレッシュＲＯＷアドレ
ス切換回路という。）、７はロウ−コラムアドレス切換
回路（以下、ＲＯＷ −００ＬＵＭＮアドレス切換回路
という。）、８はダイナミックＲＡＭを示す。
ルスを発生する回路、２はリフレッシュアドレス制御回
路、３はリフレッシュアドレスカウンタ、４はロワアド
レスレジ５はコラムアドレスレジスタ（以下、ＯＯＬＵ
ＭＮアドレスレジスタという。）、６はリフレッシュロ
ウアドレス切換回路（以下、リフレッシュＲＯＷアドレ
ス切換回路という。）、７はロウ−コラムアドレス切換
回路（以下、ＲＯＷ −００ＬＵＭＮアドレス切換回路
という。）、８はダイナミックＲＡＭを示す。
第１図に示す例は６４ＫＷのチップＭＯ８工Ｃを示すが
、他の容量の記憶素子でも同様である。また、ダイナミ
ックＲＡＭ８の動作については、特に説明しないが一般
に市販されているものであるとする。
、他の容量の記憶素子でも同様である。また、ダイナミ
ックＲＡＭ８の動作については、特に説明しないが一般
に市販されているものであるとする。
オツシレータ１により発生された３２μｅ周期のパ＃
スＫ ヨりリフレッシュアドレス制御回路２が起動され
、リフレッシュモード設定、通常の書込み、読出し動作
へのリフレッシュ割込信号発生が行われるとともに、リ
フレッシュアドレスカウンタ３に信号を出力し、リフレ
ッシュアドレスをカウントアツプする。リフレッシュア
ドレスは３２μｅごとに「＋１」されリフレッシュアド
レスを発生する。リフレッシュアドレスは６４ＫＷ／／
ｆツブのダイナミックＲＡＭ８であるから８ビツトが必
要と力る。したがって、８ビツトのカウンタによシ構成
すレる。リフレッシュアドレスはリフレッシュＲＯＷア
ドレス切換回路６に送られ、ＲＯＷアドレスレジスタ４
の出力との切換選択が行われる。
スＫ ヨりリフレッシュアドレス制御回路２が起動され
、リフレッシュモード設定、通常の書込み、読出し動作
へのリフレッシュ割込信号発生が行われるとともに、リ
フレッシュアドレスカウンタ３に信号を出力し、リフレ
ッシュアドレスをカウントアツプする。リフレッシュア
ドレスは３２μｅごとに「＋１」されリフレッシュアド
レスを発生する。リフレッシュアドレスは６４ＫＷ／／
ｆツブのダイナミックＲＡＭ８であるから８ビツトが必
要と力る。したがって、８ビツトのカウンタによシ構成
すレる。リフレッシュアドレスはリフレッシュＲＯＷア
ドレス切換回路６に送られ、ＲＯＷアドレスレジスタ４
の出力との切換選択が行われる。
リフレッシュ時には、リフレッシュアドレスが選択され
、通常動作時には、ＲＯＷアドレスが選択される。リフ
レッシュＲＯＷアドレス切換回路６により選択されたリ
フレッシュアドレスは、ＲＯＷ −ＣＯＬＵＭＮアドレ
ス切換回路７に送られリフレッシュ時には、ＲＯＷ −
ＣＯＬＵＭＮアドレス切換回路はＲＯＷアドレス側を選
択しているため、リフレッシュアドレスがダイナミック
ＲＡＭ８に送られることＫなる。
、通常動作時には、ＲＯＷアドレスが選択される。リフ
レッシュＲＯＷアドレス切換回路６により選択されたリ
フレッシュアドレスは、ＲＯＷ −ＣＯＬＵＭＮアドレ
ス切換回路７に送られリフレッシュ時には、ＲＯＷ −
ＣＯＬＵＭＮアドレス切換回路はＲＯＷアドレス側を選
択しているため、リフレッシュアドレスがダイナミック
ＲＡＭ８に送られることＫなる。
一般に１市販されているダイナミックＲＡＭは、１６ビ
ンのＤ工Ｐ （Ｄｕａ：Ｌ工ｎ Ｌｉｎｅ Ｐａｃｋａ
ｇｅ ）タイプのものでＴＴＬレベルでインタフェース
されている。したがって、そのアドレス回路等の周辺回
路は、一般のＴＴＬレベルの回路として構成されること
が多い。一方、最近のＬＳＩ化の進展にｉり、記憶装置
の制御回路についてもＬＳＩ化は例外ではなく、カウン
タレジスタ等ゲート数の多いリフレッシュ回路も１．＋
８１化がなされている。その場合に１リフレッシュ回路
をＬＳＩ内に入れると、リフレッシュアドレス８本は、
ダイナミックＲＡＭとその周辺回路がＤ工Ｐで構成され
ているので、ＬＳＩの外部に出力する必要があり、限ら
れたＬＳＩの入出力ビンを８ピン使用することになる。
ンのＤ工Ｐ （Ｄｕａ：Ｌ工ｎ Ｌｉｎｅ Ｐａｃｋａ
ｇｅ ）タイプのものでＴＴＬレベルでインタフェース
されている。したがって、そのアドレス回路等の周辺回
路は、一般のＴＴＬレベルの回路として構成されること
が多い。一方、最近のＬＳＩ化の進展にｉり、記憶装置
の制御回路についてもＬＳＩ化は例外ではなく、カウン
タレジスタ等ゲート数の多いリフレッシュ回路も１．＋
８１化がなされている。その場合に１リフレッシュ回路
をＬＳＩ内に入れると、リフレッシュアドレス８本は、
ダイナミックＲＡＭとその周辺回路がＤ工Ｐで構成され
ているので、ＬＳＩの外部に出力する必要があり、限ら
れたＬＳＩの入出力ビンを８ピン使用することになる。
これではＬＳＩの入出力ビンを他の信号に使用でき力く
なる。
なる。
本発明は、前記の問題点を解決し、リフレッシュ回路を
ＬＳＩ内にとりこみ、かつ、入出力ビンの削減ができる
リフレッシュ制御回路を提供することを目的とする。
ＬＳＩ内にとりこみ、かつ、入出力ビンの削減ができる
リフレッシュ制御回路を提供することを目的とする。
本Ｒ明ハ、１）フレッシュアドレスをリフレッシュ周期
内に順次選択して時分割するためのりフレツシュアドレ
スビット選択回路と、前記リフレッシュアドレスビット
選択回路の選択信号を発生するアドレスビット選択信号
発生回路と、前記アドレスビット選択信号発生回路のタ
イミング信号を発生するタイミング発生回路と、前記リ
フレッシュアドレスビット選択回路により順次選択され
た結果直列データとなったリフレッシュアドレスデータ
を並列データに戻すためのシフトレジスタ回路と、前記
シフトレジスタ回路のシフトタイミング発生回路と、前
記シフトレジスタ回路の並列出力をリフレッシュ周期間
にわたり保持するためのアドレスレジスタ回路と、前記
アドレスレジスタ回路のタイミングを発生するセットタ
イミング発生回路とを備えたことを特徴とする。また、
前記リフレッシュアドレスビット選択回路、前記リフレ
ッシュタイミング発生回路、前記シフトタイミング発生
回路および前記セットタイミング発生回路を同一基板内
に収容しリフレッシュアドレスを直列変換した１ビツト
の出力をする集積回路から構成されたことを特徴とする
。
内に順次選択して時分割するためのりフレツシュアドレ
スビット選択回路と、前記リフレッシュアドレスビット
選択回路の選択信号を発生するアドレスビット選択信号
発生回路と、前記アドレスビット選択信号発生回路のタ
イミング信号を発生するタイミング発生回路と、前記リ
フレッシュアドレスビット選択回路により順次選択され
た結果直列データとなったリフレッシュアドレスデータ
を並列データに戻すためのシフトレジスタ回路と、前記
シフトレジスタ回路のシフトタイミング発生回路と、前
記シフトレジスタ回路の並列出力をリフレッシュ周期間
にわたり保持するためのアドレスレジスタ回路と、前記
アドレスレジスタ回路のタイミングを発生するセットタ
イミング発生回路とを備えたことを特徴とする。また、
前記リフレッシュアドレスビット選択回路、前記リフレ
ッシュタイミング発生回路、前記シフトタイミング発生
回路および前記セットタイミング発生回路を同一基板内
に収容しリフレッシュアドレスを直列変換した１ビツト
の出力をする集積回路から構成されたことを特徴とする
。
次に、本発明について、図面を参照して詳細に説明する
。第２図は本発明一実施例リフレッシュ制御回路のブロ
ック構成図である。第２図において、第１図と同一の機
能の回路は同一の符号で示す。オツシレータ１の出力に
は、パスｔ、を介してリフレッシュタイミング発生回路
１００が接続される。リフレッシュタイミング発生回路
ｌｏＯの第一％３２μ８周期のタイミング信号Ｔ１の出
力には、パスｔ、。を介してリフレッシュアドレス制御
回路２の一方の入力が接続される。リフレッシュタイミ
ング発生回路１００の第二の４μ８周期のタイミング信
号Ｔ２の出力には、パスｔ＋＋を介してリフレッシュア
ドレスビット選択信号発生回路１０１が接続される。第
三の４μｅ周期のタイミング信号Ｔ３の出力には、パス
ｔ１２を介してシフトレジスタ１０２が接続される。リ
フレッシュアドレス制御回路２の第一のリフレッシュ割
込信号の出力には、パスｔ２０を介してリクエスト受付
制御回路１０３の一方の入力に接続される。リクエスト
受付制御回路１０３の他の入力には、パスｔ２１を介し
てリクエストが入力される。リクエスト受付制御回路１
０３の出力には、パスｔ２２を介してリフレッシュアド
レス制御回路２の他の入力が接続される。リフレッシュ
アドレス制御回路２の第二のリフレッシュ動作を開始す
るための制御信号の出力が、パスｔ３０を介して送出さ
れる。リフレッシュアドレス制御回路２の第三のカウン
トアツプ信号の出力には、パスｔ３１を介してリフレッ
シュアドレスカウンタ３が接続される。リフレッシュア
ドレス制御回路２の第四のセット信号の出力には、パス
’５２を介してリフレッシュアドレスレジスタ１０４が
接続される。
。第２図は本発明一実施例リフレッシュ制御回路のブロ
ック構成図である。第２図において、第１図と同一の機
能の回路は同一の符号で示す。オツシレータ１の出力に
は、パスｔ、を介してリフレッシュタイミング発生回路
１００が接続される。リフレッシュタイミング発生回路
ｌｏＯの第一％３２μ８周期のタイミング信号Ｔ１の出
力には、パスｔ、。を介してリフレッシュアドレス制御
回路２の一方の入力が接続される。リフレッシュタイミ
ング発生回路１００の第二の４μ８周期のタイミング信
号Ｔ２の出力には、パスｔ＋＋を介してリフレッシュア
ドレスビット選択信号発生回路１０１が接続される。第
三の４μｅ周期のタイミング信号Ｔ３の出力には、パス
ｔ１２を介してシフトレジスタ１０２が接続される。リ
フレッシュアドレス制御回路２の第一のリフレッシュ割
込信号の出力には、パスｔ２０を介してリクエスト受付
制御回路１０３の一方の入力に接続される。リクエスト
受付制御回路１０３の他の入力には、パスｔ２１を介し
てリクエストが入力される。リクエスト受付制御回路１
０３の出力には、パスｔ２２を介してリフレッシュアド
レス制御回路２の他の入力が接続される。リフレッシュ
アドレス制御回路２の第二のリフレッシュ動作を開始す
るための制御信号の出力が、パスｔ３０を介して送出さ
れる。リフレッシュアドレス制御回路２の第三のカウン
トアツプ信号の出力には、パスｔ３１を介してリフレッ
シュアドレスカウンタ３が接続される。リフレッシュア
ドレス制御回路２の第四のセット信号の出力には、パス
’５２を介してリフレッシュアドレスレジスタ１０４が
接続される。
リフレッシュアドレスカウンタ３の出力には、パスｔ４
０− ｔ４７ ヲ介してリフレッシュアドレスビット選
択回路１．０５が接続される。リフレッシュアドレスビ
ット選択信号発生回路１０１の出力には、パスｔ５０
”””５２を介してリフレッシュアドレスビット選択回
路１０５が接続される。シフトレジスタ１０２の出力に
は、パスｔ７０ ” ｔ７７を介してリフレッシュアド
レスレジスタ１０４が接続される。リフレッシュアドレ
スレジスタ１０４の出力には、パスｔ８０〜ｔ８７を介
してリフレッシュＲＯＷアドレス切換回路６が接続され
る。またＲＯＷアドレスレジスタ４の出力には、パスｔ
９０ ”” ｔ９７を介してリフレッシュＲＯＷアドレ
ス切換回路６が接続される。リフレッシュＲＯＷアドレ
ス切換回路６の出力には、パスＬＩ Ｏｎ 〜ｔＩ ０
７を介してＲＯＷ −００１，ＵＭＮアドレス切換回路
７が接続される。また、ＯＯＬＵＭＮアドレスレジスタ
５には、パスｔＩ＋。〜ｔ、１７を介してＲＯＷ −０
０ＬＵＭＮアドレス切換回路７が接続される。
０− ｔ４７ ヲ介してリフレッシュアドレスビット選
択回路１．０５が接続される。リフレッシュアドレスビ
ット選択信号発生回路１０１の出力には、パスｔ５０
”””５２を介してリフレッシュアドレスビット選択回
路１０５が接続される。シフトレジスタ１０２の出力に
は、パスｔ７０ ” ｔ７７を介してリフレッシュアド
レスレジスタ１０４が接続される。リフレッシュアドレ
スレジスタ１０４の出力には、パスｔ８０〜ｔ８７を介
してリフレッシュＲＯＷアドレス切換回路６が接続され
る。またＲＯＷアドレスレジスタ４の出力には、パスｔ
９０ ”” ｔ９７を介してリフレッシュＲＯＷアドレ
ス切換回路６が接続される。リフレッシュＲＯＷアドレ
ス切換回路６の出力には、パスＬＩ Ｏｎ 〜ｔＩ ０
７を介してＲＯＷ −００１，ＵＭＮアドレス切換回路
７が接続される。また、ＯＯＬＵＭＮアドレスレジスタ
５には、パスｔＩ＋。〜ｔ、１７を介してＲＯＷ −０
０ＬＵＭＮアドレス切換回路７が接続される。
ＲＯＷ −００ＬＵＭＮアドレス切換回路７の出力には
、パス’＋２０”” ｔ１２７を介してダイナミックＲ
ＡＭ３が接続される。
、パス’＋２０”” ｔ１２７を介してダイナミックＲ
ＡＭ３が接続される。
このように構成されたダイナミックＲＡＭのリフレッシ
ュ制御回路の動作について第２図および第６図を用いて
説明する。第５図は、本発明のリフレッシュ制御回路の
電気信号のタイムチャートである。第２図における、Ｘ
印で示す箇所の符号は電気信号波形を示す。オツシレー
タｌから発生された１μ８周期の信号は、リフレッシュ
タイミング発生回路１００に送られ、３２μ６周期のタ
イミング４Ｊ号Ｔ４．４μＢ周期のタイミング信号Ｔ２
、Ｔ５を発生する。タイミング信号Ｔ２とタイミング信
号Ｔ、は１μ８の位相づれをもっている。パルス幅は１
μＢとする。６２μＢ周期のタイミング信号Ｔ、は、リ
フレッシュアドレス制御回路２に入力され、リフレッシ
ュ割込信号を発生する。リフレッシュ割込信号は、パス
ｔ２Ｇを介してリクエスト受付制御回路１０３に入力さ
れ、通常動作のリクエスト信号（Ｒ’１ｌｌｉ Ｑ ’
）とリフレッシュ割込信号との親会が制御され、リフレ
ッシュ割込信号が受付されると、リフレッシュアクセプ
ト信号がリクエスト受付制御回路１０３から出力され、
パスｔ２２を介してリフレッシュ制御回路２に送られる
。
ュ制御回路の動作について第２図および第６図を用いて
説明する。第５図は、本発明のリフレッシュ制御回路の
電気信号のタイムチャートである。第２図における、Ｘ
印で示す箇所の符号は電気信号波形を示す。オツシレー
タｌから発生された１μ８周期の信号は、リフレッシュ
タイミング発生回路１００に送られ、３２μ６周期のタ
イミング４Ｊ号Ｔ４．４μＢ周期のタイミング信号Ｔ２
、Ｔ５を発生する。タイミング信号Ｔ２とタイミング信
号Ｔ、は１μ８の位相づれをもっている。パルス幅は１
μＢとする。６２μＢ周期のタイミング信号Ｔ、は、リ
フレッシュアドレス制御回路２に入力され、リフレッシ
ュ割込信号を発生する。リフレッシュ割込信号は、パス
ｔ２Ｇを介してリクエスト受付制御回路１０３に入力さ
れ、通常動作のリクエスト信号（Ｒ’１ｌｌｉ Ｑ ’
）とリフレッシュ割込信号との親会が制御され、リフレ
ッシュ割込信号が受付されると、リフレッシュアクセプ
ト信号がリクエスト受付制御回路１０３から出力され、
パスｔ２２を介してリフレッシュ制御回路２に送られる
。
リフレッシュ制御回路２では、このリフレッシュアクセ
プト信号によりリフレッシュ動作を開始するための制御
信号をバス’５０を介して出力する。
プト信号によりリフレッシュ動作を開始するための制御
信号をバス’５０を介して出力する。
リフレツンユ割込動作と同じタイミングでリフレッシュ
アドレスカウンタ３のカクントアップ信号をパスＬ６．
を介してリフレッシュアドレスカウンタ３に送りアドレ
スのカシントアツプを行う。
アドレスカウンタ３のカクントアップ信号をパスＬ６．
を介してリフレッシュアドレスカウンタ３に送りアドレ
スのカシントアツプを行う。
リフレッシュアドレスカウンタ３の出力は、ここでは８
本の信号ＲＡＯ〜ＲＡ７よりなる。 したがって、′リ
フレッシュアドレスは６２μ日ごとに「＋１ｊずつ更新
される。リフレッシュタイミング発生回路１００から発
生されたタイミング信号Ｔ２は、バスｔ４．’ｒ：介し
てリフレッシュアドレスビット選択信号発生回路１０１
に送られ、４μＢ周期で切換る３ビツトの出力信号ＣＯ
〜Ｃ２を発生する。そのタイムチャートを第３図に示す
。リフレッシュアドレスカウンタ３の出力信号ＲＡＯ〜
ＲＪ７は、バスｔ４ｏ−ｔ４７ヲ介してリフレッシュア
ドレスビット選択回路１０５に送られる。リフレッシュ
アドレスビット選択信号発生回路１０１の出力信号ＣＯ
〜Ｃ２も同じくバスｔｓｏ ’＝ ｔ５２を介してリフ
レッシュアドレスビット選択回路１０５の選択信号とし
て送うれ、リフレッシュアドレスの１ピツ）ｔ−順次４
μＢごとに選択する。
本の信号ＲＡＯ〜ＲＡ７よりなる。 したがって、′リ
フレッシュアドレスは６２μ日ごとに「＋１ｊずつ更新
される。リフレッシュタイミング発生回路１００から発
生されたタイミング信号Ｔ２は、バスｔ４．’ｒ：介し
てリフレッシュアドレスビット選択信号発生回路１０１
に送られ、４μＢ周期で切換る３ビツトの出力信号ＣＯ
〜Ｃ２を発生する。そのタイムチャートを第３図に示す
。リフレッシュアドレスカウンタ３の出力信号ＲＡＯ〜
ＲＪ７は、バスｔ４ｏ−ｔ４７ヲ介してリフレッシュア
ドレスビット選択回路１０５に送られる。リフレッシュ
アドレスビット選択信号発生回路１０１の出力信号ＣＯ
〜Ｃ２も同じくバスｔｓｏ ’＝ ｔ５２を介してリフ
レッシュアドレスビット選択回路１０５の選択信号とし
て送うれ、リフレッシュアドレスの１ピツ）ｔ−順次４
μＢごとに選択する。
これＫより、８ビツトの並列データは１ビツトの直列デ
ータに変換される。直列に変換されたリフレッシュアド
レスは、さらに、タイミング信号Ｔ３によりシフトレジ
スタ１０２に送られ、４μ日ごとに１ビツトずつシフト
インされ３２μθ内にリフしツシュアドレスビットの全
ビットがシフトレジスタ１０２にシフトインされる。シ
フトレジスタ１０２はシフトインデータ入力と８ビツト
のパラレルアウトデータ出力を持つような構成であり、
その出力８ビツトは次のタイミング信号Ｔ、が送られて
くる、１にはリフレッシュアドレス８ビツトが出力され
ていることになる。
ータに変換される。直列に変換されたリフレッシュアド
レスは、さらに、タイミング信号Ｔ３によりシフトレジ
スタ１０２に送られ、４μ日ごとに１ビツトずつシフト
インされ３２μθ内にリフしツシュアドレスビットの全
ビットがシフトレジスタ１０２にシフトインされる。シ
フトレジスタ１０２はシフトインデータ入力と８ビツト
のパラレルアウトデータ出力を持つような構成であり、
その出力８ビツトは次のタイミング信号Ｔ、が送られて
くる、１にはリフレッシュアドレス８ビツトが出力され
ていることになる。
シフトレジスタ１０２の出力信号は、リフレッシュアド
レスレジスタ１０４に送られ、リフレッシュアドレス制
御回路２からパス’５２を介して送られてくるセット信
号によりタイミング信号Ｔ、とほぼ同じタイミングにて
、リフレッシュアドレスレジスタ１０４にセットされる
。ＲＯＷアドレスレジスタ４、Ｃ！ＯＬＵＭＮアドレス
レジスタ５、ＩＪフレッシュＲｏＷアドレス切換回路６
、ＲＯＷ −ＣＯＬＵＭＮアドレス切換回路７、ダイナ
ミックＲＡＭｇの各回路の動作については従来技術と同
じであり、特に変化するとζろはない。
レスレジスタ１０４に送られ、リフレッシュアドレス制
御回路２からパス’５２を介して送られてくるセット信
号によりタイミング信号Ｔ、とほぼ同じタイミングにて
、リフレッシュアドレスレジスタ１０４にセットされる
。ＲＯＷアドレスレジスタ４、Ｃ！ＯＬＵＭＮアドレス
レジスタ５、ＩＪフレッシュＲｏＷアドレス切換回路６
、ＲＯＷ −ＣＯＬＵＭＮアドレス切換回路７、ダイナ
ミックＲＡＭｇの各回路の動作については従来技術と同
じであり、特に変化するとζろはない。
第２図如おいて、一点鎖線で囲った部分についてＬＳＩ
化を計ったときに、リフレッシュアドレスを直列変換し
リフレッシュ周期内に直−並列変換することによって信
号ビンを削減することが可能となる。このＬｓＩ化に適
した回路構成とすることにより、リフレッシュアドレス
８ビツトが制御信号と会わせて３ビツト分に、すなわち
、バス１．２．１．、ｔ６Ｇの３本に節約′でき、その
ための回路増はわずかである。また、リフレッシュの性
能等に関しては伺ら変るところがない。
化を計ったときに、リフレッシュアドレスを直列変換し
リフレッシュ周期内に直−並列変換することによって信
号ビンを削減することが可能となる。このＬｓＩ化に適
した回路構成とすることにより、リフレッシュアドレス
８ビツトが制御信号と会わせて３ビツト分に、すなわち
、バス１．２．１．、ｔ６Ｇの３本に節約′でき、その
ための回路増はわずかである。また、リフレッシュの性
能等に関しては伺ら変るところがない。
本発明は、以上説明したように、リフレッシュアドレス
を直列データに一度変換し、さらに、再び並列データに
戻す回路を構成することにより、ＬＳＩ化した場合の人
出方ビンの削減をはかることができる優れた効果がある
。
を直列データに一度変換し、さらに、再び並列データに
戻す回路を構成することにより、ＬＳＩ化した場合の人
出方ビンの削減をはかることができる優れた効果がある
。
第１図は従来のリフレッシュ制御回路のプロッり構成図
。 第２図は本発明一実施例リフレッシュ制御回路のブロッ
ク構成図。 第３図はそめ電気信号波形のタイミングチャート。 １・・・オツシレータ、２・・・リフレッシュアドレス
制御回路、３・・・リフレッシュアドレスカウンタ、４
・・・ＲＯＷアドレスレジスタ、５・・・ＣＯＬＵＭＮ
アドレスレジスタ、６・・・リフレッシュＲＯＷアドレ
ス切換回路、７・・・ＲＯ’Ｗ、−ＣＯＬＵＭＮアドレ
ス切換回路、８・・・ダイナミックＲＡＭ％１００・・
・リフレッシュタイミング発生回路、ｌＯｌ・・・リフ
レッシュアドレスピット選択信号発生回路、１０２・・
・シフトレジスタ、１０３・・・リクエスト受付制御回
路、１０４・・・リフレッシュアドレスレジスタ、１０
５・・・リフレッシュアドレスビット選択回路。 特許出願人 日本電気株式会社 代理人 弁理士 井 出 直 孝
。 第２図は本発明一実施例リフレッシュ制御回路のブロッ
ク構成図。 第３図はそめ電気信号波形のタイミングチャート。 １・・・オツシレータ、２・・・リフレッシュアドレス
制御回路、３・・・リフレッシュアドレスカウンタ、４
・・・ＲＯＷアドレスレジスタ、５・・・ＣＯＬＵＭＮ
アドレスレジスタ、６・・・リフレッシュＲＯＷアドレ
ス切換回路、７・・・ＲＯ’Ｗ、−ＣＯＬＵＭＮアドレ
ス切換回路、８・・・ダイナミックＲＡＭ％１００・・
・リフレッシュタイミング発生回路、ｌＯｌ・・・リフ
レッシュアドレスピット選択信号発生回路、１０２・・
・シフトレジスタ、１０３・・・リクエスト受付制御回
路、１０４・・・リフレッシュアドレスレジスタ、１０
５・・・リフレッシュアドレスビット選択回路。 特許出願人 日本電気株式会社 代理人 弁理士 井 出 直 孝
Claims (2)
- （１） リフレッシュを必要とするダイナミックランダ
ムアクセスメモリを備えた情報処理装置のリフレッシュ
制御回路において、 複数のリフレッシュアドレスをリフレッシュ周期内に順
次選択するリフレッシュアドレスビット選択回路と、 前記リフレッシュアドレスビット選択回路の選択信号を
発生するアドレスビット選択信号発生回路と、 前記アドレスビット選択信号発生回路のタイミング４ｇ
号を発生するリフレッシュタイミング発生回路と、 前記アドレスビット選択信号発生回路により順次選択さ
れて直列データとなったリフレッシュアドレスデータを
並列データに変換し並列出力を与えるシフトレジスタ回
路と、 前記シフトレジスタ回路のタイミング信号を発生するシ
フトタイミング発生回路と、 前記シフトレジスタ回路の並列出力をリフレッシュ周期
間にわたり保持するアドレスレジスタ回路と、 前記アドレスレジスタ回路のタイミング（ｉ号を発生す
るセットタイミング発生回路と を備えたことを特徴とするリフレッシュ制御回路。 - （２） 前記リフレッシュアドレスビット選択回路、前
記アドレスビット選択信号発生回路、前記リフレッシュ
タイミング発生回路、前記シフトタイミング発生回路お
よび前記セットタイミング発生回路が同一基板内に収容
され、その基板の外部接続用のピンにはリフレッシュア
ドレスが直列変換された信号が導かれた特許請求の範囲
第１項記載のリフレッシュ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146869A JPS6038795A (ja) | 1983-08-11 | 1983-08-11 | リフレツシユ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146869A JPS6038795A (ja) | 1983-08-11 | 1983-08-11 | リフレツシユ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6038795A true JPS6038795A (ja) | 1985-02-28 |
Family
ID=15417403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58146869A Pending JPS6038795A (ja) | 1983-08-11 | 1983-08-11 | リフレツシユ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6038795A (ja) |
-
1983
- 1983-08-11 JP JP58146869A patent/JPS6038795A/ja active Pending
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