JPS6034603U - デイジタル出力回路 - Google Patents

デイジタル出力回路

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JPS6034603U
JPS6034603U JP12437483U JP12437483U JPS6034603U JP S6034603 U JPS6034603 U JP S6034603U JP 12437483 U JP12437483 U JP 12437483U JP 12437483 U JP12437483 U JP 12437483U JP S6034603 U JPS6034603 U JP S6034603U
Authority
JP
Japan
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relay
relays
latch
make contact
pole
Prior art date
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Application number
JP12437483U
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English (en)
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隆 狩野
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は本考案の動作原理を示す回路図、第２図は第１
図の動作を示すタイムチャートである。 １・・・ディジタル出力回路、２・・・バッファー、３
・・・インバータ、４，１２・・・ＮＡＮＤゲート、５
゜１３・・・ワンショットマルチバイブレータ、６・・
・ＯＲゲート、７，１４．１５・・・リレードライバ、
８・・・ラッチリレー、９・・・ディレー回路、１０・
・・リレー、１１・・・負荷。

Claims (1)

    【実用新案登録請求の範囲】
  1. 制御対象である複数の負荷各々に対応して負荷駆動素子
    として、ラッチリレーを設け、前記ラッチリレー各々の
    メーク接点の一方の極をすべて、別に設けた１ケのリレ
    ーのメーク接点の一方の極に接続し、前記リレーの前記
    メーク接点の他方の極を負荷駆動電源の母線とし、前記
    ラッチリレーの前記メーク接点の他方の極各々を前記負
    荷に接続し、入力電源が印加されると、電源印加後一定
    期間、前記ラッチリレーをすべてリセットし、前記ラッ
    チリレーの前記メーク接点をオフした後、前記リレーを
    駆動し、前記リレーの前記メーク接点をオンさせ、以後
    、演算制御部からの出力データ゛°１°゛、“０”に対
    応して、前記ラッチリレーをセット、リセットし、入力
    電源が断たれると、前記リレーをオフすることを特徴と
    するディジタル出力回路。
JP12437483U 1983-08-12 1983-08-12 デイジタル出力回路 Pending JPS6034603U (ja)

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JP12437483U JPS6034603U (ja) 1983-08-12 1983-08-12 デイジタル出力回路

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JPS6034603U true JPS6034603U (ja) 1985-03-09

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ID=30283550

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