JPS6034147B2 - デ−タ転送における多段先行制御方式 - Google Patents
デ−タ転送における多段先行制御方式Info
- Publication number
- JPS6034147B2 JPS6034147B2 JP13081580A JP13081580A JPS6034147B2 JP S6034147 B2 JPS6034147 B2 JP S6034147B2 JP 13081580 A JP13081580 A JP 13081580A JP 13081580 A JP13081580 A JP 13081580A JP S6034147 B2 JPS6034147 B2 JP S6034147B2
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- JP
- Japan
- Prior art keywords
- memory
- fifo
- access
- write data
- fifos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
Description
【発明の詳細な説明】
本発明は、処理速度を向上させるようにしたデータ転送
における多段先行制御方式に関するものである。
における多段先行制御方式に関するものである。
従来、中央処理装置の処理速度を向上させる方法として
、一般に命令先取り方式、いわゆる多段先行制御方式が
採用されている。
、一般に命令先取り方式、いわゆる多段先行制御方式が
採用されている。
しかしながら、この方式においては一般には、中央処理
装置から主記憶装置をアクセスする際に、インターＩＪ
ブ等のテクニックにより、厳密なバスの時間管理をする
必要がある。本発明の目的は、簡単な方式を採用するこ
とにより、中央処理装置等の各種装置の処理速度を向上
させるようにした点にある。
装置から主記憶装置をアクセスする際に、インターＩＪ
ブ等のテクニックにより、厳密なバスの時間管理をする
必要がある。本発明の目的は、簡単な方式を採用するこ
とにより、中央処理装置等の各種装置の処理速度を向上
させるようにした点にある。
本発明は、データ転送が行なわれる前段と後段の装置間
、例えば中央処理装置と主記憶装置間に、アドレス及び
データのファーストィン・ファーストアウトメモリを設
けて、多段先行制御を行なうようにした点に特徴がある
。
、例えば中央処理装置と主記憶装置間に、アドレス及び
データのファーストィン・ファーストアウトメモリを設
けて、多段先行制御を行なうようにした点に特徴がある
。
以下に本発明を第１図によって説明する。
図において、１は中央処理装置、２は主記憶部を示す。
中央処理装置１は、メモリアクセス機構３、アドレスレ
ジスタ４、ライトデータレジスタ５を有する。一方、主
記憶部２はファーストィン・ファーストアウトメモリ（
以下ＦＩＦＯと記す）６，７，８、主記憶装置９、メモ
リ制御機構１０を有する。今、中央処理装置のアドレス
レジスタ４及びライト時のライトデータレジスタ５にデ
ータがセットされると、メモリアクセス機構３は、ＦＩ
Ｆ０６，７，８のアクセスイネーブル信号６ａ，７ａ，
８ａを調べる。
中央処理装置１は、メモリアクセス機構３、アドレスレ
ジスタ４、ライトデータレジスタ５を有する。一方、主
記憶部２はファーストィン・ファーストアウトメモリ（
以下ＦＩＦＯと記す）６，７，８、主記憶装置９、メモ
リ制御機構１０を有する。今、中央処理装置のアドレス
レジスタ４及びライト時のライトデータレジスタ５にデ
ータがセットされると、メモリアクセス機構３は、ＦＩ
Ｆ０６，７，８のアクセスイネーブル信号６ａ，７ａ，
８ａを調べる。
これらのアクセスイネーフル信号６ａ，７ａ，８ａが全
てアクセスィネーフルであれば、すなわちアクセスイネ
ーブル信号１１ａがメモリアクセス機構３に入力される
と、メモリアクセス機構３はメモリリード（ＭＲ）信号
３ａ又はメモリライト（ＭＷ）信号３ｂを出力する。そ
うすると、ＦＩＦ０６にアドレス情報４ａが、ＦＩＦ０
７にライトデータ情報５ａが、ＦＩＦ０８にリード／ラ
イト信号３けが、それぞれアクセス信号３ｃによってロ
ードされる。なお、ライトデータ情報は、リード時には
意味をなさない。各入力から入れるれたＦＩＦＯ内の情
報が、ＦＩＦＯ内通過（フオールスル−）動作により出
力可能になると、メモリ制御機構１川ま、メモリアクセ
スによるメモリサイクルが終了していれば、アクセス要
求信号６ｂ，７ｂ，８ｂを調べる。そして、これらの論
理積によって生ずるアクセス要求１２ａがあったと判断
されると、メモリ制御機構１０１ま、メモリ制御信号群
１０ｃを発生し、主記憶装置９をアクセススする。主記
憶装置９がアクセス可能になると、メモリ制御機構１０
‘まデータ取出信号１０ｂを各ＦＩＦ０６，７，８に送
出し、各情報の抜取りを行なう。これによって、アドレ
スデータ６ｃ、ライトデータ７ｃがそれぞれＦＩＦ０６
，７から主記憶装置９に送られ、リ−ド／ライト信号８
ｃはメモリ制御機構１０へ送られる。もし、ＦＩＦＯに
次のデータが入っていれば、アクセス要求信号１２ａが
出るので、次のメモリアクセスが行なわれる。
てアクセスィネーフルであれば、すなわちアクセスイネ
ーブル信号１１ａがメモリアクセス機構３に入力される
と、メモリアクセス機構３はメモリリード（ＭＲ）信号
３ａ又はメモリライト（ＭＷ）信号３ｂを出力する。そ
うすると、ＦＩＦ０６にアドレス情報４ａが、ＦＩＦ０
７にライトデータ情報５ａが、ＦＩＦ０８にリード／ラ
イト信号３けが、それぞれアクセス信号３ｃによってロ
ードされる。なお、ライトデータ情報は、リード時には
意味をなさない。各入力から入れるれたＦＩＦＯ内の情
報が、ＦＩＦＯ内通過（フオールスル−）動作により出
力可能になると、メモリ制御機構１川ま、メモリアクセ
スによるメモリサイクルが終了していれば、アクセス要
求信号６ｂ，７ｂ，８ｂを調べる。そして、これらの論
理積によって生ずるアクセス要求１２ａがあったと判断
されると、メモリ制御機構１０１ま、メモリ制御信号群
１０ｃを発生し、主記憶装置９をアクセススする。主記
憶装置９がアクセス可能になると、メモリ制御機構１０
‘まデータ取出信号１０ｂを各ＦＩＦ０６，７，８に送
出し、各情報の抜取りを行なう。これによって、アドレ
スデータ６ｃ、ライトデータ７ｃがそれぞれＦＩＦ０６
，７から主記憶装置９に送られ、リ−ド／ライト信号８
ｃはメモリ制御機構１０へ送られる。もし、ＦＩＦＯに
次のデータが入っていれば、アクセス要求信号１２ａが
出るので、次のメモリアクセスが行なわれる。
このようにして、本実施例では、前回にアクセスしたメ
モリのサイクルタイムの終了を待たずに、次のメモリが
アクセスされる。メモリサイクルが終了すると、メモリ
制御機構１０は、リード時には、リードプライ信号１０
ａを出力し、メモリアクセス機構３からのり一ドデータ
取込終了であるリードエンド信号３ｅが返答されるまで
、主記憶装置９のリードデータを保持する。
モリのサイクルタイムの終了を待たずに、次のメモリが
アクセスされる。メモリサイクルが終了すると、メモリ
制御機構１０は、リード時には、リードプライ信号１０
ａを出力し、メモリアクセス機構３からのり一ドデータ
取込終了であるリードエンド信号３ｅが返答されるまで
、主記憶装置９のリードデータを保持する。
この場合、主記憶装置側に、リードデータバッファが設
けられておれば、特にリードエンド信号３ｅが返答され
るのを待つ必要はない。読み出された情報は、リードデ
ータバス９ａをへて中央処理装置１内に設けられている
命令レジスタ、アキュームレータ、あるいはアドレス機
構等へ転送される。ＣＰＵが分岐命令又はジャンプ命令
を実行する場合には、その命令実行よりも前の命令に関
するメモリアクセスが全て完了した事をＣＰＵが確認し
た後、メモリアクセス機構３がアクセスキャンセル信号
を出し、ＦＩＦ０６，７，８をクリアする。
けられておれば、特にリードエンド信号３ｅが返答され
るのを待つ必要はない。読み出された情報は、リードデ
ータバス９ａをへて中央処理装置１内に設けられている
命令レジスタ、アキュームレータ、あるいはアドレス機
構等へ転送される。ＣＰＵが分岐命令又はジャンプ命令
を実行する場合には、その命令実行よりも前の命令に関
するメモリアクセスが全て完了した事をＣＰＵが確認し
た後、メモリアクセス機構３がアクセスキャンセル信号
を出し、ＦＩＦ０６，７，８をクリアする。
この場合、前の命令に関するメモリアクセス待ちのロス
タィムを防ぐには、第２図に示されているように、ＦＩ
ＦＯを縦方向に多段にして、こまかし、アクセスキャン
セルを行なうことができるようにすればよい。例えば、
ＦＩＦＯを縦方向に６Ａ，６Ｂ…６Ｎと多段にすると、
前の命令に関するデータが、例えばＦＩＦ０６Ｂに移っ
たことが確認できれば、直ちにＦ『０６Ａをキャンセル
し、これを新たな命令の実行に用いることができる。な
お、本実施例に用いられるＦＩＦ０６，７，８は同一語
数のメモリであればよく、速度が異なるものであっても
問題はない。なぜなら、本実施例では論理積回路Ａ及び
Ｂが設けられ、各ＦＩＦＯが一杯でないという信号、す
なわちィネーブル信号６ａ，７ａ，８ａおよび各ＦＩＦ
Ｏの出力がアベィラブルであるという信号、すなわちア
クセス要求６ｂ，７ｂ，８ｂの論理積が取られているか
らである。また、本実施例は、中央処理装置−主記憶装
置間の転送を例にとって説明したが、本発明はこれに限
定されず、各種入出力装置によるＤＭＡ転送にも応用す
ることができる。
タィムを防ぐには、第２図に示されているように、ＦＩ
ＦＯを縦方向に多段にして、こまかし、アクセスキャン
セルを行なうことができるようにすればよい。例えば、
ＦＩＦＯを縦方向に６Ａ，６Ｂ…６Ｎと多段にすると、
前の命令に関するデータが、例えばＦＩＦ０６Ｂに移っ
たことが確認できれば、直ちにＦ『０６Ａをキャンセル
し、これを新たな命令の実行に用いることができる。な
お、本実施例に用いられるＦＩＦ０６，７，８は同一語
数のメモリであればよく、速度が異なるものであっても
問題はない。なぜなら、本実施例では論理積回路Ａ及び
Ｂが設けられ、各ＦＩＦＯが一杯でないという信号、す
なわちィネーブル信号６ａ，７ａ，８ａおよび各ＦＩＦ
Ｏの出力がアベィラブルであるという信号、すなわちア
クセス要求６ｂ，７ｂ，８ｂの論理積が取られているか
らである。また、本実施例は、中央処理装置−主記憶装
置間の転送を例にとって説明したが、本発明はこれに限
定されず、各種入出力装置によるＤＭＡ転送にも応用す
ることができる。
以上のように本発明によれば、中央処理装置一主記憶装
置間等にＦＩＦＯメモリを設けているので、このメモリ
に中央処理装置からのアドレス情報、書込みデータ、お
よび読み出し／書込み情報を格納することができる。
置間等にＦＩＦＯメモリを設けているので、このメモリ
に中央処理装置からのアドレス情報、書込みデータ、お
よび読み出し／書込み情報を格納することができる。
このため、前回にアクセスしたメモリのサイクルタイム
の終了を待たずに次のメモリをアクセスすることができ
、処理速度を向上させることができるという効果がある
。また、ＦＩＦＯメモリは、データが入力すると、既に
記憶されているデ−夕の直前の段までデータがシフトす
るので、データが何段目に入っているかを管理する必要
はなく、データの順序のみを管理すればよい。したがっ
て、方式が簡単になる。さらに、本発明は、ＦＩＦＯか
ら出力されるアクセスィネーブル信号とアクセス要求信
号のそれぞれの論理積をとるようにしているので、Ｆ『
０は同一語数のメモリであれば速度が異るものであって
もよいという効果がある。
の終了を待たずに次のメモリをアクセスすることができ
、処理速度を向上させることができるという効果がある
。また、ＦＩＦＯメモリは、データが入力すると、既に
記憶されているデ−夕の直前の段までデータがシフトす
るので、データが何段目に入っているかを管理する必要
はなく、データの順序のみを管理すればよい。したがっ
て、方式が簡単になる。さらに、本発明は、ＦＩＦＯか
ら出力されるアクセスィネーブル信号とアクセス要求信
号のそれぞれの論理積をとるようにしているので、Ｆ『
０は同一語数のメモリであれば速度が異るものであって
もよいという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
本発明の他の実施例を示す要部ブロック図である。 １・・・・・・中央処理装置、２・・・・・・主記憶部
、３・・・・・・メモリアクセス機構、４・・・・・・
アドレスレジスタ、５……ライトデータレジスタ、６，
７，８……ＦＩＦ○、９・・・・・・主記憶装置、１０
・・・・・・メモリ．制御機構。 第１図 第２図
本発明の他の実施例を示す要部ブロック図である。 １・・・・・・中央処理装置、２・・・・・・主記憶部
、３・・・・・・メモリアクセス機構、４・・・・・・
アドレスレジスタ、５……ライトデータレジスタ、６，
７，８……ＦＩＦ○、９・・・・・・主記憶装置、１０
・・・・・・メモリ．制御機構。 第１図 第２図
Claims (1)
- 【特許請求の範囲】 １ 少なくともアドレスレジスタおよびライトデータレ
ジスタを有する前段装置と、前記アドレスレジスタから
出力されるアドレス情報が入力する第１のフアーストイ
ン・フアーストアウトメモリ（以下、ＦＩＦＯと記す）
と、前記ライトデータレジスタから出力されるライトデ
ータ情報を入力する第２のＦＩＦＯと、該第１および第
２のＦＩＦＯのアクセスイネーブル信号を入力する第１
の論理積回路と、該第１の論理積回路の出力信号によつ
て前記第１および第２のＦＩＦＯがアクセス可能か否か
を判定するメモリアクセス機構と、前記第１および第２
のＦＩＦＯから出力されるアクセス要求信号を入力とす
る第２の論理積回路と、該第２の論理積回路の出力信号
が入力し、主記憶装置制御信号を出力するメモリ制御機
構と、該主記憶装置制御信号によつて制御される主記憶
装置とを具備し、前記前段装置から送られてくるアドレ
ス情報およびライトデータ情報を前記第１および第２の
ＦＩＦＯに一旦格納することにより、前記アクセスした
メモリのサイクルタイムの終了に先行して次のメモリを
アクセスするようにしたことを特徴とするデータ転送に
おける多段先行制御方式。 ２ 前記第１および第２のＦＩＦＯは同一語数のメモリ
であり、個々のＦＩＦＯは速度が任意であることを特徴
とする前記特許請求の範囲第１項記載のデータ転送にお
ける多段先行制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13081580A JPS6034147B2 (ja) | 1980-09-22 | 1980-09-22 | デ−タ転送における多段先行制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13081580A JPS6034147B2 (ja) | 1980-09-22 | 1980-09-22 | デ−タ転送における多段先行制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5757352A JPS5757352A (en) | 1982-04-06 |
| JPS6034147B2 true JPS6034147B2 (ja) | 1985-08-07 |
Family
ID=15043353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13081580A Expired JPS6034147B2 (ja) | 1980-09-22 | 1980-09-22 | デ−タ転送における多段先行制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6034147B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0830502A (ja) * | 1994-07-20 | 1996-02-02 | Nec Corp | フラッシュメモリ連続書き込み回路 |
-
1980
- 1980-09-22 JP JP13081580A patent/JPS6034147B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5757352A (en) | 1982-04-06 |
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