JPS6034121B2 - プロセス制御装置 - Google Patents

Description

【発明の詳細な説明】 本発明は２つの異なるパラメーターに従って変調された
パルス長変調出力を作るためのプロセス制御装置に関す
るものであり、例えば、内燃機関の燃料噴射器の開時間
の制御に用いられるプロセス制御装置に関する。

従来のこの種のプロセス制御装置として本出願人による
特願昭第４７−１２７７６５号（特関昭第４８−６８９
８び号公報）が知られている。

この従釆装置は‘ａ’ ２個のパラメーターを測定する
第１および第２変換器、他 上記変換器の出力が供給さ
れ、上記２個のパラメーターの値に対応するバィナリ出
力を発生する記憶ユニット、‘ｃ】クロックパルス源に
接続されたカウンター、‘ｄー 上記カウンターにより
上記記憶ユニットの出力をサンプし、上記記憶ユニット
より得られたサンプの読みに等しい数のクロツクパルス
が受信されたとき出力パルスを発生し、サイクル再開後
に上記カウンターはこれら出力パルスの各々によって上
記記憶ユニット出力を再サンプルし、それによって、上
記カウンターは、２個の相次ぐ時間間隔が最後にカウン
ターによりサンプルされた記憶ユニット出力に対応する
一連の出力パルスを発生するサンプル手段、‘ｅ’プロ
セスに必要な各入力パルスを開始する手段、【ｆ｝ 上
記カウンターの出力パルスにより制御されてプロセスへ
の各入力パルスを終了させる手段、より成っていて、プ
ロセスに関する少くとも２個のパラメーター値により決
まるパルス持続期間をもち、その持続期間によりプロセ
スのプログレスが左右されるような入力パルスによって
プロセス制御がなされる。

この場合、上記カゥンタの任意の相続く２個の出力パル
スの間隔はカウンターがサンプルした最後の記憶ユニッ
ト出力の全ビットに応じて決まる。従って出力パルスに
おける遅延時間は、バッテリー電圧の低下による遅延お
よび補間による入力パラメーターの変更による遅延時間
の変更を除き、一定となっている。上記従来装置は読出
し専用メモリを含んでいる。

この読出し専用メモリは、制御下にあるプロセスの独立
な変数を検出する２つの変換器のディジタル的にェンコ
ードされた出力を結合したアドレス信号を受け取り、上
記２つの変数によって定まるディジタル出力を与えるよ
うに実験的にプログラムされている。読出し専用メモリ
のディジタル出力は、クロツクパルスを計数するメイン
カウンタに与えられて周知の方法であるパルス中に変換
される。メモリへの入力がディジタル的にェンコードさ
れるとき、読出し専用メモリへのディジタル入力を所定
のパターンで周期的に変更させることにより補間を行い
、この結果装置の最終出力パルス中はメインカウンタの
複数のサイクルの持続期間の和に等しくなっている。上
記の補間を行うことにより、補間を行わない基本的かつ
単純な装置のカウンターの単一のサイクルにより定まる
出力パルス中を持つクロツク周波数の整数倍のクロック
周波数を使用しなければならないことが理解される。

勿論、実際の最終出力パルス中は必要な制御効果に従っ
て決定される。例えば、燃料噴射システムにおいては、
各エンジンサイクル内で最終出力パルス中により噴射弁
の開弁時間を制御しているが、この最終出力パルス中は
サイクル当りの必要な燃料の関数となっており、カウン
タはこの最終出力パルス中の持続期間内にＸサイクル（
×は整数）を実行して上記の欄間の効果を得、この場合
、最終出力パルス中が正しくなるように各サイクルの持
続時間は最終出力パルス中のＸ分の１以下でなければな
らない。上述のプロセス制御装置においては、メモリ容
量が、可能な制御の分解能の向上を阻害する１つの要因
となっていた。

しかしながら、メモリの技術における継続的な発展によ
って、大容量メモリが容易に入手可能となり、大容量メ
モリの使用により、制御の分解能をよりよくする可能性
が生じて来た。しかしながら、メモリの出力のワード長
が１ビット増す毎に、すなわち、メインカゥンタのビッ
ト数が１ビット増す嶺に、正しい最終出力パルス中を維
持するためにクロツク周波数を２倍にしなければならな
い。かくして、メインカウンタのビット数を増すことに
より分解館をある点以上に上げることは、クロック周波
数が高くなりすぎて安価で単純なカウンタおよび論理回
路を信頼性を保ちながら使用することが出来なくなり、
実際的ではない。さらに、上記従来装置においては、最
終出力パルスはカウンタからの出力パルスが、桶間周期
に従って１６回あるいは３２回といった複数回出力され
た後に終了するようになっているので、カウンタのクロ
ック周波数は補間を行わない場合の１針音あるいは３２
倍と極めて高くなっている。

このため、価格上の見地から、クロック周波数をこれ以
上高くすることは好ましくない。本発明の目的は、上記
従来装置の如く、カウン夕からの出力パルスを補間周期
に従って複数回出力した後に最終出力パルスを終了させ
るプロセス制御装置においてクロック周波数を高くする
ことないこ制御の分解館を向上させることにある。

上記の目的は、読出し専用メモリの下位ビットを利用す
ることにより、メインカウンタの複数のサイクル中の、
上記下位ビットで定まる各サイクル内で、予め固定され
ている遅延時間を１クロックパルス期間だけ変化させる
ことにより達成される。本発明のプロセス制御装置は、
２つの異なる入方パラメータに従って変調されたパルス
長変調出力を作るためのプロセス制御装置において、２
つの独立なディジタル入力信号に依存したｎビットのデ
ィジタル出力信号を作るディジタル記憶ユニット、クロ
ックパルス源、ディジタル記憶ユニットのディジタル出
力信号の上位ｍビット（ｍ＜ｎ）の値をクロックパルス
源からのクロックパルスによって計数するｍビットディ
ジタルプログラマブルカウンタ、ｍビツトデ十イジタル
プログラマブルカウンタへのクロツクパルスの通過を制
御するゲート手段、ゲート手段を制御するための遅延回
路、遅延回路に設定された遅延時間とｍビットディジタ
ルプログラマブルカウソタによるカウント時間との和に
よって定まる各サイクル期間の経過後にサンプリングパ
ルスを発生する手段、サンプリングパルスが少なくとも
２ｎ−ｍ回の整数倍出力される期間に等しいパルス中を
持つ最終出力パルスを発生する手段、ディジタル記憶ユ
ニットに入力される該ディジタル入力信号をサンプリン
グパルスに応じて変化する所定のパターンで周期的に変
換させることによりディジタル入力信号を千甫間する手
段、および最終出力パルスを発生する期間内で、２ｎ−
ｍサイクルの各々の、ディジタル記憶ユニットのディジ
タル出力信号の下位（ｎ−ｍ）ビットの値で定まるサイ
クル番号のサイクルの各々の期間で、遅延回路に設定さ
れた遅延時間を少なくとも１クロツクパルス時間だけ変
化させる手段を具備することを特徴とするプロセス制御
装置である。

本発明の実施例が添付図面に回路図にて示されている。

図示のプロセス制御装置は第１に内燃エンジンの燃料噴
射システムに用いるように構成されており、例えばエン
ジンシャフトによって駆動される接触ブレーカーを含む
タイミング装置１０ａによってエンジンと同期して周期
的に作動するようにトリガーされている噴射制御回路１
０を有している。噴射制御回路１０は一対の噴射弁１１
，１２のうちの一方を開いた状態に駆動するように構成
されていて燃料が噴射される。噴射弁１１，１２は交互
に開くようになっている。各噴射弁が各トリガー動作で
開いたままになっている時時間の長さは、スロツトル角
度とエンジン速度の如き２つの主なエンジン動作パラメ
ーターに従って本発明のプロセス制御装置によって制御
されている。

プロセス制御装置は本出願人によって既に出願された特
関昭４８一６８９８ぴ号公報（対応英国特許出願第５９
５０６／７１号）、及び英国特許出願第３３２３５／７
２号‘こ記載の如きダイオードマトリクス型読出専用記
憶ユニットＲＯＭＩを含んでいる。

この記憶ユニットＲＯＭＩは３ビットディジタル入力と
４ビットディジタル入力とを受け取ってそして周知の方
法によりこれら２つの入力で独立に変化する８ビットデ
ィジタル出力を発生している。これら２つの入力信号は
各々ディジタル変換器１３，１４から供給されている。
変換器１３はスロットル角度変換器であり、スロットル
軸上のディジタル符号器又はアナログ対ディジタルコン
バータに結合されたアナログ軸角度変換器の組合せのど
ちらか一方で成っていてもよい。いずれにしても、変換
器１３は７ビットのディジタル出力を発生しているが、
上位３ビットのみが増分器回路１５を経由して記憶ユニ
ットＲＯＭＩに供給されている。同様に変換器１４はエ
ンジン速度に依存している８ビットディジタル出力を発
生しているがこの出力の上位４ビットのみが他の増分器
回路１６を経由して記憶ユニットＲＯＭＩに供給されて
いる。変換器１３，１４の出力の下位４ビットは２つの
ディジタル加算器回路１７，１８に供給されている。こ
の回路１７，１８は５ビットカウンター１９によってア
ドレス指定されている第２の議出し専用記憶ユニットＲ
ＯＭ２から夫々４ビットの入力を受けとっている。各加
算器１７，１８のキャＩＪ−アウト端子は関連する増分
器回路１５又は１６の入力端子に接続されており、従っ
てこれら増分器回路１５又は１６の出力は加算器１７又
は１８のキャリーアウト端子にパルスが現われた時はい
つでもその最下位ビットにおいて１だけ増加させられる
。（加算器１７又は１８のキヤリーアゥト端子にパルス
が現われる条件は後述する）。記憶ユニットＲＯＭ２は
２つの加算器１７及び１８に対して周期的に変化してい
る出力を発生するようにプログラムされているので、事
実上、本出願人による特開昭第４８−６８９８び号公報
に記載の如く、変換器１３，１４によって作られた信号
の下位ビットが記憶ユニットＲＯＭＩの番地指定におい
て考慮されていて、これによって変換器によって測定さ
れたパラメーターの離散値の間に補間の効果を与えてい
る。記憶ユニットＲＯＭＩの８ビット出力は２つの部分
に分割され、上位６ビットは６ビット２進カウンター２
川こ供給されている。

カウンター２０はバッテリー電圧補償回路３０から「セ
ット一端子２‐ｏａに受け入れられたパルスによってセ
ットされる。また、カウンター２０は、カウンター２０
を上向きに計数するためのクロツクパルスをクロックパ
ルス発生器２２から受け取るク。ック入力端子２０ｂを
有している。カウンター２０はカウンター２０の全ての
段が論理「１」の状態である時に、すなわち、カウンタ
ー２０のカウントが「１１１１１１」の時に、論理「０
」のパルスを出す「キャリーァウト」出力端子２０ｃを
有している。クロックパルス発生器の周波数は、もしも
要求があれば、気温又は冷却液温度の如き１つ又はそれ
以上の他のエンジンパラメーターに従って変化する。

クロックパルス発生器２２の出力は出力端子がカウンタ
ー２０のクロック端子２０ｂに接続されているノア（Ｎ
ＯＲ）ゲート２３の一方の端子に印加されている。クロ
ツクパルス発生器２２の出力はまたナンド（ＮＡＮＤ）
ゲート２４の一方の端子と、「キャリーアウト」出力端
子２０ｃからの入力を有するノア（ＮＯＲ）ゲート２５
の反転入力端子とに接続されている。ゲート２３と２４
とは両方共３ビット２進カウンター２６のキャリーアウ
ト端子２６ａに接続された入力端子を有しており、その
クロツク端子２６ｂはゲート２４の出力端子に接続され
ている。カウンター２６の上位２ビットの段はバイアス
回路２７に接続されており、カウンター２６がその「セ
ット一端子２６ｃにバッテリー電圧補償回路３０から入
力されるパルスによってセットされた場合にはいつでも
これら２つの段が両方共「０」状態にセットされる。残
りの下位ビットの段は以下述べるようにノアゲート２８
を経由して「１」又は「０」にプログラム可能となって
いる。上述の回路によって、カウンター２０，２６のセ
ット動作とカウンター２０のクロック動作の開始との間
に６個又は７個のパルスのいずれかの遅延が存在すると
いう効果が得られる。

すなわち、始めに、２つのゲート２３と２４とに対して
キヤリーアウト端子２６ａから論理「１」出力が与えら
れ、それによりゲート２３はクロツク２２からのパルス
を通過させないがゲート２４はこのパルスを通過させる
。クロック２２からゲート２４を経由したこのパルスは
、ゲート２８からの出力があるかどうかに依存して初期
状態が０００又は００１のいずれか一方にセットされて
いるカウンター２６のクロツク端子２６ｂに与えられ、
カウンター２６によって計数される。すなわちカウンタ
ー２６をクロックする。第１の場合には、すなわち初期
状態が０００にセットされている場合は、端子２６ａか
らキャリーアウト信号出力が消失する前に７パルスの遅
延が存在するであろうし、第２の場合には、すなわち初
期状態が００１にセットされている場合はキヤリーアウ
ト信号が消失する前に６パルスだけの遅延が存在するで
あろう。様子２６ａからの出力の消失はゲート２３をし
てカウンター２０へのパルスの通過を許すかゲート２４
をしてその通過を阻止する。カウンター２０のクロック
動作がかくして開始する。カウンター２０がその最大計
数に達するとキヤリーアゥト端子２０ｃに論理「０」が
得られるので、カウンター２０をその最大計数にセット
するク。

ツクパルスの次のクロツクパルスは、ゲート２５を通じ
てバッテリー電圧補償回路３０をトリガーする。バッテ
リー電圧補償回路３川ま車糠バッテリー電圧に依存する
遅延を生じており、もしもバッテリー電圧が低くければ
、その遅延は増加し、そしてこの遅延の増加はバッテリ
ー電圧が低い時に噴射器が開くために要する長い時間を
補償する。バッテリー電圧補償回路３０は、ゲート２５
からのトリガによってバッテリー電圧に依存するある時
間の間クロックパルス発生器２２を禁止状態にする１つ
の出力と、ゲート２５を介して最初のクロックパルスを
受けた後の他の出力とを生成する。この、他の出力によ
ってカウンター２０および２６がロードされる。すなわ
ち、バッテリー電圧補償回路３０はカウンター２０，２
６の「セット一端子２０ａと２６ｃとに対して出力パル
スを発生する。５ビット２進カウンター１９はカウンタ
ー２０のキヤリーアウト端子２０ｃからと、バッテリー
電圧補償回路３０からとの入力を有しているノアゲート
３１からのパルスによって周期的にクロツクされている
。

こうして以下のサイクルが操返えされる：‘ａー クロ
ックパルス発生器２２がバッテリー電圧補償回路３０を
トリガーし、‘ｂー バッテリー電圧に依存する遅延期
間中カウンター２０，２６が記憶ユニットＲＯＭＩとゲ
ート２８とによって夫々決定される初期値にセットされ
、‘ｃ｝ カウンター２６が最大までクロックされそし
て、‘ｄ｝ カウンター２０が最大までクロックされる
。

この【ａ）〜側からなる順序の全てで構成される１サイ
クルの長さはバッテリー電圧に依存する遅延‘ｂ｝と、
カウンタ２６の計数時間‘ｃ｝と、カウンタ２０の計数
時間‘ｄ’との総和である。この１サイクルの終りにお
いて１つのパルスがノアゲート３１によって作られて、
ＲＯＭ２出力データと増分器入力とを変えるカウンター
１９をクロックする。すなわち、ＲＯＭ２はカウンター
１９からの５ビットデータに従って出力符号を生成して
２つの加算器に与える。カウンター１９がクロックされ
る毎に、すなわち各サイクル毎に、ＲＯＭ２の出力デー
タは変わる。ＲＯＭ２の出力データは関連する変換器１
３又は１４からの下位ビットに加算される。各加算器に
より受け取られた２つの４ビットデータの和が５ビット
になる時にのみ加算器１７又は１８から増分器１５又は
１６に夫々キャリィ信号が与えられる。各サイクルの終
りにおいてゲート２５の出力にも１つのパルスが出力さ
れ、ゲート２５からのこのパルスは補償回路３０をトリ
ガ−してクロックパルス発生器２２からのクロックをバ
ッテリー電圧に応じた遅延時間だけストップさせそして
ＲＯＭＩ出力に対してカウンター２０をリセツトすると
共にカウンター２６をもリセツトする。ノアゲート２８
は一対のノアゲート３２，３３からのそれぞれの２つの
入力を有している。

ノァゲート３３は記憶ユニットＲＯＭＩの最下位ビット
端子からの１つの入力を有しておりそしてゲ−ト３２は
記憶ユニットＲＯＭＩの最下位から２番目のビット端子
からの１つの入力を有している。ゲート３２はまたゲー
ト３１の出力パルスによって駆動されるフリップフロッ
プ回路３４からの入力を有しており、フリツプフロップ
回路３４の出力周波数はゲート３１の出力パルスの周波
数の半分となっているので記憶ユニットＲＯＭＩの最下
位から２番目のビット端子が１つおきの周期に関して質
問（インテロゲイション）される。ゲート３３はフリッ
プフロップ３４からの一方の入力と、フリツプフロップ
３４の出力によって駆動される他のフリツプフロツプ３
６からの他方の入力とを有するナンドゲート３５からの
入力を有している。この構成により、記憶ユニットＲＯ
ＭＩの最下位ビット端子が４つのサイクルの各連続する
グループの第３番目のサイクルにおいて質問されるよう
にするという効果が得られる。この効果を第２図によっ
て更に詳細に説明する。第２図ａ〜ｄは第１図の回路中
のゲート３１，３４，３６、および３５の出力波形をそ
れぞれ示している。第２図ａに示されるように、各サイ
クル毎に短パルスがゲート３１から出力されている。説
明の簡単化のために、ここでは１つのパルスと次のパル
スとの時間間隔はすべて等しくしてあるが、実際には前
述のように遅延量に応じて各々の時間間隔は異なる。ゲ
ート３１からの第１のパルスの出力前は、フリツプフロ
ツプ３４の出力は“０”、フリップフロツプ３６の出力
は“１”、従ってゲート３５の出力は“１”である。第
１、第３、第５、…のパルスがゲート３１から出力され
ると、フリップフロップ３４の出力は“０”から“１”
に変る。第２、第４、…のパルスがゲート３１から出力
されると、フリツプフロツプ３４の出力‘‘１”から“
０”に変る（第２図ｂ参照）。フリップフロップ３６の
出力は、第１、第５、…のパルスで“１”から“０”に
変り、第３のパルスで“０”から“１”に変る。従って
、ゲート３５の出力は第３のパルスで“１”から“０”
に変り、第４のパルスで“０”から“１”に変る。ゲー
ト３２は、ゲート３４の出力が“０”のときのみ、最下
位から２番目のビット（がｄＬＳＢ）の通過を許す。ゲ
ート３３は、ゲート３５の出力が‘‘０”のときのみ、
最下位ビットｌｓｔＬＳＢの通過を許す。こうして、上
述の如き効果が得られる。換言すれば、フリツプフロツ
プ３４および３６はそれぞれ、各サイクル毎に、最下位
ビットから２番目のビットおよび最下位ビットがカウン
タ２６のプリセットデータとなり得るか否かを決定して
いる。この構成の掛値のない効果は下記の表によって説
明される。カウンター２６のカウント数 ＬＳＢ 第２のＬＳＢ第１第２ 第３第４（最下位（
最下位から２ （サィピット） 番目のビット）
クル） ０ ０ ６７７７ １ ０ ６７６７ ｏ １ ６ ６７６ １ １ ６６６６ 上記の表においては、カウンタ２６の第１サイクルの前
の初期値を００１としてあるため第１サイクルでは偽Ｂ
および第２のＬＳＢの構成の如何に無関係にすべて６パ
ルスの遅延を生じる。

最下位ビットはＢが“１”のときは第３サィクルでゲー
ト２８の出力が“１”となるためカウンタ２６の初期値
が００１となり、６パルスの遅延を生じる。第２の最下
位ビットが“１”のときは第２、第４のサイクルでゲー
ト２８の出力が“１”となり６パルスの遅延を生じる。
従って最下位ビットと第２の最下位ビットの構成の如何
にかかわらず、４サイクルの経過後には、これら２つの
ビット値に応じた遅延時間が得られる。すなわち、下位
２ビットが００，１０、または０１の時、４サイクルの
後にそれぞれ３クロツクパルス、２クロツクパルス、ま
たは１クロツクパルスの遅延が生じる。一般に、２ｎ‐
ｍサイクルを含むサイクル群の各々で、最大で（２ｎ‐
ｍ−１）クロックパルスの遅延が下位（ｎ−ｍ）ビット
の値に応じて得られる。本実施例においては最終出力パ
ルス中は５ビットカウンタ１９のカウント時間に等しい
が、一般的にはＮ×２ｎ‐ｍクロツク時間に等しい。下
位の２ビットの値に応じて、連続する４サイクル内の下
位２ビツトに応じて決まる番号のサイクルにおいて１サ
イクル当たり１クロツクパルスの時間だけカウンタ２６
による遅延時間を変化させることが可能になったために
、８ビットの出力を持つ記憶ユニットＲＯＭＩの出力を
実質的に６ビットのカウンタで計数することが可能にな
る。このため、６ビットの出力を持つ記憶ユニットの出
力を６ビットのカウンタで計数する従来のプロセス制御
装置と比較して、プロセス制御の精度はクロック周波数
を増加させることなしに４倍だけ改善される。もし、前
述の特関昭４８−６８９８０号公報に記載の従来技術の
如く、カゥンタ２６が用いられないので、かつＲＯＭＩ
からの８ビット（一般にはｎビット）の出力を８ビット
カウンタ（一般にはｎビットカウンタ）によりカウント
し、バッテリー電圧の低下による遅延時間の変化を除く
固定遅延時間を２４ク。ツクパルス分とすると、最大で
〔（夕−１）十２４〕クロツクパルス（一般には〔（２
ｎ−１）十ｐ〕クロツクパルス、ただしｐは固定遅延時
間）義に１個のキャリー（サンプリングパルス）が５ビ
ット２進カウンタ（一般にはＮ×２ｎ‐ｍビットカウン
タ）１９に与えられることになる。桶間周期を、本発明
の実施例と同様に５ビット２進カウンター９が交＝３２
個のキャリーを受け取る間の期間とすると、上記の如く
カゥンタ２６を用いない場合、補間の１周期には最大で
〔（Ｚ−１）十２４〕Ｘ３２＝８９２８（一般には〔（
２ｎ−１）十ｐ〕×Ｎ×２ｎ‐ｍ）クロックパルスを要
する。これに対し、本願発明の実施例においては、３ビ
ットカウンタ２６の計数時間と、６ビットカウンタ２０
（一般にはｍビットカウンタ）の計数時間と、バッテリ
ー電圧による遅延時間との和をカウントする毎に１個の
キャリーが５ビット２進カウンター９に与えられる。従
って、バッテリー電圧による遅延時間を無視すれば、カ
ウン夕２０から１個のキヤＩＪ−（サンプリングパルス
）を出力するために、カウンタ２６による６又は７クロ
ツクパルスと、６ビットカウンタ２０の最大（ジー１）
ク。ツクパルス（一般には（２ｍ−１）クロツクパルス
）との合計〔（交−１）十６〕又は〔（が一１）十７〕
クロックパルスを計数する時間を要する。カウンタ２６
が補間の一周期でカウントする最大クロックパルス数は
、前記の表において、連続する４つのサイクル中の１つ
のサイクルで６クロックパルスをカウントし、残りの３
サイクルの各各で７クロックパルスをカウントする場合
である。

下位ｎ−ｍビットによる遅延量の変化は一般に、２ｎ−
ｍサイクルで最大（２ｎ−ｍ−１）クロツクパルス分で
ある。従って、補間の１周期は最大でも〔（ぞ−・）十
６〕Ｘ３２×三十〔（ぞ−・＞＋７〕Ｘ３２×葦＝〔（
炎−１）十６〕Ｘ３２十２４＝２２３２クロツクパルス
、一般に｛〔（２ｍ−１）十ｑ〕×Ｎ×２ｎｍ十（２ｎ
ｍ−１）×Ｎ｝クロツクパルス、ただし、ｑはカウン夕
２６の初期設定カウント値のカウント時間となる。上記
の説明から明らかなように、ＲＯＭＩからの下位ビット
を含めた８ビット（１般にはｎビット）の全部をカウン
タによりカウントする前述の従来方式と、本願発明の実
施例の如く、上位６ビット（ｍビット）をカウンタ２川
こてカウントし、下位２ビット〔（ｎ−ｍ）ビット〕は
別のカウンタ２６にて考慮する方式とで、補間を行うた
めのカウンタ１９およびＲＯＭ２の構成を同一とし、且
つ、補間の１周期を同一とすると、前述の従来技術では
補間の１周期に最大で８９２８クロツクパルスを要し、
本願発明の実施例では補間の１周期に最大で２２３２ク
ロックパルスで済む。

従って、本願発明の実施におけるクロック周波数が前述
の従来技術のクロック周波数の正確に１／４となる。本
実施例において、ＲＯＭＩからの下位２ビットの値を最
終出力パルスに反映させるためには、カウンタ２０から
の４個のキャリーの出力が必要である。６ビットカウン
タから４個のキヤリーを出力するのと、ＲＯＭＩからの
下位２ビットを含む８ビットのデータを８ビットカウン
タにてカウントするのとでは、クロックパルス数が同じ
であり、従って本願発明に格別の効果は認められないと
の議論が考えられる。

しかしながら、本願発明の実施例においては、特開昭４
８一６８９８０号公報に記載の従来技術と同様に、カウ
ンタ２０からのキャリーを５ビット２進カウンター９が
カウントしており、そのカウント値に応じてＲＯＭ２か
ら出力される補間用のデータが変化するようになってい
る。補間の１周期はＲＯＭＩからの下位２ビットの値が
最終出力パルスに反映される期間（すなわち４個のキヤ
リーがカウンタ２０からカウンター９に入力される期間
）の整数倍、本実施例では８倍である。ＲＯＭＩからの
８ビットのデータをすべて１つのカウンタにてカウント
する場合の補間の周期を本願発明の実施例と同一とすれ
ば、８ビットカウンタのクロツク周波数は本願発明の実
施例の約４倍になってしまう。逆に、クロック周波数を
同一とすれば、補間の１周期は本願発明の実施例の約４
倍と長くなってしまう。最終出力パルス中は補間の１周
期の整数倍、本実施例では１倍となるので、上記の議論
において「補間の１周期」という語句を「最終出力パル
ス中」と置き換えることができる。前述の従来装置（椿
開脇第４８一路９８０号公報）においては、各サィグル
間における遅延量はバッテリー電圧に対する依存性を除
き、固定的であった。

出力パルス長、メモリ出力ビット数、およびクロック周
波数をの間の関係を一定とすると、メモリの出力のビッ
ト数を増加させるためにはクロック周波数を不可的に大
きくしなければならなかった。４サイクルの間で、ある
いは一般的には２ｎ‐ｍサイクルの間で、．補間等によ
って存在していた遅延量を可変にすることによって、（
ｎ−ｍ）ビットの余分なデータをクロツク周波数を増大
させることなく導入できるようになる。

こうして、実施例の如き６ビットのカウンタ２０を有す
るシステムにおいては、４つのサイクル中の１サイクル
の期間を１クロックパルス分だけ増加させたり、４つの
サイクル中の２サイクルの期間をそれぞれ１クロックパ
ルス分だけ増加させたり、４つのサイクル中の３サイク
ルの期間をそれぞれ１クロックパルス分増加させたりす
ることができ、２つの余分なビットのデータを遅延量に
導入することが可能になる。なお、各サイクルにおける
遅延時間は１クロックパルス分に限定されるものではな
く、更に多い遅延も様々の方法で実現できる。

分解能はクロック周波数を増加させることによって改善
されるがクロック周波数を４倍にすると論理回路、カウ
ンター、等の確実な動作のためには周波数は高すぎる。
カウンター２６によって導入された遅延は、いずれにし
ても、望ましい。というのはそれは最小出力長さパルス
を供給するために用いられうるからであり、これによっ
て記憶ユニットＲＯＭＩのよりよい利用を許している。
タイミング装置は他の図示しない５ビットカウンタを含
んでおり、噴射制御回路１０はクランク軸タイミングパ
ルスによってトリガーされた後補償回路３０の１番目の
パルスで噴射弁を開き、そして第３嶺蚤目のパルスで閉
じる。

すなわち、噴射制御回路１０の出力パルスは３２サイク
ルからなっており、この３２サイクルは、補間プロセス
を制御するカウンター９のカウント時間に等しい。かく
して噴射弁はＲＯＭ２の完全な３２ステップのサイクル
の間中開いたままになっている。本発明の好ましい実施
態様を要約して以下に示す。

‘１｝ 特許請求の範囲に記載のプロセス制御装置にお
いて、前記遅延回路は、その上位ビットが各サイクルに
おいて一定値にセットされており、且つその最下位ビッ
トが前記プログラムカウンターの下位（ｎ−ｍ）ビット
に従ってセットされる付加されたカウンターと、各サイ
クルの間の期間に前記クロックパルスを前記プログラム
カウンターに与える代りに該付加されたカウンターに与
えて、該付加されたカウンターにおいてセットされたカ
ウントによって決定された期間だけ前記プログラムカウ
ンターのクロック動作の開始を遅らせるようにした制御
回路とを備えているプロセス制御装置。

｛２）｛１’のプロセス制御装置において、前記付加さ
れたカウンターの最下位ビットのセツティングが記憶ユ
ニットの下位（ｎ−ｍ）ビット出力と前記プログラムカ
ウンターの「キャリーアウト」出力端子とに接続された
入力を有する論理回路によって制御されるプロセス制御
装置。

‘３｝ 内燃機関の燃料噴射システムにおいて、電気的
に作動可能な複数の燃料噴射弁と、前記噴射弁の開いて
いる時間の長さを制御するための特許請求の範囲及び｛
１１乃至■に記載のプロセス制御装置のうちのいずれか
１つのプロセス制御装置とを備え、記憶ユニットが独立
に変化可能なエンジンパラメーターに対して感応する２
つの変換器から供給される信号によって番地指定される
内燃機関の燃料噴射システム。

【図面の簡単な説明】

第１図は本発明の実施例の回路図、第２図は第１図の回
路の１部の動作を説明するための波形図である。 ＲＯＭＩ…・・・記憶ユニット、２０，２６・・・・・
・カウンター、２２・・…・クロツクパルス発生器、２
３，２８，３２，３３……ノアゲート、３４……ナンド
ゲート。 第１図 第２図

Claims (1)

1. 【特許請求の範囲】 １ ２つの異なる入力パラメータに従つて変調されたパ
   ルス長変調出力を作るためのプロセス制御装置において
   、２つの独立なデイジタル入力信号に依存したｎビツト
   のデイジタル出力信号を作るデイジタル記憶ユニツト、
   クロツクパルス源、 該デイジタル記憶ユニツトのデイジタル出力信号の上位
   ｍビツト（ｍ＜ｎ）の値を該クロツクパルス源からのク
   ロツクパルスによつて計数するｍビツトデイジタルプロ
   グラマブルカウンタ、該ｍビツトデイジタルプログラマ
   ブルカウンタへの該クロツクパルスの通過を制御するゲ
   ート手段、該ゲート手段を制御するための遅延回路、該
   遅延回路に設定された遅延時間と該ｍビツトデイジタル
   プログラマブルカウンタによるカウント時間との和によ
   つて定まる各サイクル期間の経過後にサンプリングパル
   スを発生する手段、該サンプリングパルスが少なくとも
   ２＾ｎ＾−＾ｍ回の整数倍出力される期間に等しいパル
   ス巾を持つ最終出力パルスを発生する手段、該最終出力
   パルスを発生する期間内で、該デイジタル記憶ユニツト
   に入力される該デイジタル入力信号を、該サンプリング
   パルスに応じて変化する所定のパターンで周期的に変換
   させることによりデイジタル入力信号を補間する手段、
   および該最終パルスを発生する期間内で、２＾ｎ＾−＾
   ｍサイクルの各々の中の、該デイジタル記憶ユニツトの
   デイジタル出力信号の下位（ｎ−ｍ）ビツトの値で定ま
   るサイクル番号のサイクルの各々の期間で、該遅延回路
   に設定された遅延時間を少なくとも１クロツクパルス時
   間だけ変化させる手段を具備することを特徴とするプロ
   セス制御装置。