JPS6027215A - Electromagnetic delay line - Google Patents
Electromagnetic delay lineInfo
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- JPS6027215A JPS6027215A JP13549883A JP13549883A JPS6027215A JP S6027215 A JPS6027215 A JP S6027215A JP 13549883 A JP13549883 A JP 13549883A JP 13549883 A JP13549883 A JP 13549883A JP S6027215 A JPS6027215 A JP S6027215A
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- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
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- Coils Or Transformers For Communication (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はインダクタンス素子とコンデンサを組み合わせ
た電磁遅延線に係り、特に、超高周波での使用に適する
超小型で超高速の電磁遅延線に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to an electromagnetic delay line that combines an inductance element and a capacitor, and particularly to an ultra-small and ultra-high speed electromagnetic delay line suitable for use at ultra-high frequencies.
この種の電磁遅延線としては、第1図および第2図に示
す構成のものがある。This type of electromagnetic delay line has the configuration shown in FIGS. 1 and 2.
すなわち、偏平な棒状ポビン1に導線2を所定のピッチ
P (122下草にPという)で単層ソレノイド状にス
ペース巻きしてインダクタンス素子3を形成し、細長い
誘電体板4の主面にアース電極5を設けるとともに対向
主面に前記導線2と同ピソチで容量電極6を設けてコン
デンサ素子Cを形成し、その容量電極6と導線2とを接
続して複数区間を有する電磁型に構成したものである。That is, an inductance element 3 is formed by space-winding a conductive wire 2 around a flat rod-shaped pobbin 1 at a predetermined pitch P (referred to as 122 undergrowth P) to form an inductance element 3, and a ground electrode is attached to the main surface of an elongated dielectric plate 4. A capacitor element C is formed by providing a capacitive electrode 6 on the opposite main surface at the same distance as the conducting wire 2, and connecting the capacitive electrode 6 and the conducting wire 2 to form an electromagnetic type having multiple sections. It is.
なお、両図において符号Wはボビン1の断面長辺方向に
おける電流の向きが異なる導線2中心間の距離(以下単
にWという)であり、符号Tは断面短辺方向における電
流の向きが異なる導線2中心間の距離(以下単にTとい
う)を示している。In both figures, the symbol W is the distance between the centers of two conductors (hereinafter simply referred to as W) in which the current direction differs in the long side direction of the cross section of the bobbin 1, and the symbol T represents the distance between the centers of the conductor wires in which the current direction differs in the short side direction of the cross section. It shows the distance between the two centers (hereinafter simply referred to as T).
このように構成された電磁遅延線は、Wに対してPとT
の寸法を小さくするとともに、それらPとTの寸法を比
較的に近い寸法に選定することにより、インダクタンス
素子3における区間相互間の望ましい結合係数を得るこ
とが可能となって、遅延特性の良好なものを得ることが
できる。The electromagnetic delay line configured in this way has P and T with respect to W.
By reducing the dimensions of P and T and selecting relatively close dimensions, it is possible to obtain a desirable coupling coefficient between the sections in the inductance element 3, resulting in good delay characteristics. can get things.
ところが、電磁遅延線において超小型で超高速のものを
実現しようとする場合には、導線2の捲線密度を向上さ
せてPの寸法を小さくするとともに、Tの寸法も小さく
する必要がある。However, in order to realize an ultra-small and ultra-high-speed electromagnetic delay line, it is necessary to increase the winding density of the conducting wire 2 to reduce the dimension P and also to decrease the dimension T.
しかしながら、インダクタンス素子3の損失を抑えて超
高速性を保つために導線2の断面積を小さくできないの
で、Tの寸法を小さくするためにはボビン1の厚みを極
端に薄くしなげればならないが、それにも限度がある。However, in order to suppress the loss of the inductance element 3 and maintain ultra-high speed performance, it is not possible to reduce the cross-sectional area of the conductor 2, so in order to reduce the dimension of T, the thickness of the bobbin 1 must be made extremely thin. , there are limits to that as well.
そのため、PとTの寸法を共に小さくして超小型および
超高速の電磁遅延線を実現するには限界がある。Therefore, there is a limit to realizing an ultra-small and ultra-high speed electromagnetic delay line by reducing both the dimensions of P and T.
本発明はこのような状況の下になされたもので、インダ
クタンス素子における一1述したPとTに相当する寸法
を共に小ざ(することが可能で、超小型化および超高速
化の可能な、そして構造の簡単な電磁遅延線の提供を目
的とする。The present invention was made under these circumstances, and it is possible to reduce both the dimensions corresponding to P and T mentioned in 11 in the inductance element, thereby making it possible to achieve ultra-miniaturization and ultra-high speed. , and aims to provide an electromagnetic delay line with a simple structure.
この目的を達成するために本発明は、折れ曲がり線路か
らなるインダクタンス素子と、前記折れ曲がり線路とア
ース間に接続されたコンデンサとを具備してなる電磁遅
延線において、前記折れ曲がり線路のうち前記インダク
タンス素子の仮想軸線に交わる線路が、第1の線路と、
この第1の線路の厚みと異なる厚みを有する第2の線路
とを規則的に繰り返し配置してなるとともに、前記第1
の線路の中心を通る第1の仮想中心線と異なる第2の仮
想中心線上に前記第2の線路の中心を位置させてなるも
のである。In order to achieve this object, the present invention provides an electromagnetic delay line comprising an inductance element formed of a bent line and a capacitor connected between the bent line and the ground. A line that intersects with the virtual axis is a first line,
A second line having a thickness different from the thickness of the first line is regularly and repeatedly arranged.
The center of the second line is located on a second virtual center line that is different from the first virtual center line that passes through the center of the line.
このような本発明の構成によれば、ボビンを省略して略
平面的に形成されたインダクタンス素子は、第1の線路
とこの第1の線路の厚みと異なる第2の線路の各中心位
置がずれているので、ボビンに導線を巻いた構成と同様
の効果を有する。According to such a configuration of the present invention, the inductance element, which is formed substantially planar without the bobbin, has center positions of the first line and the second line, which has a thickness different from that of the first line. Since the wires are shifted, it has the same effect as a structure in which a conductive wire is wound around a bobbin.
そして、第1および第2の線路の中心を通る仮想中心線
間の距離を適当に選択することにより、第1図の電磁遅
延線のPおよびTに相当する寸法を小さくすることが可
能である。By appropriately selecting the distance between the virtual center lines passing through the centers of the first and second lines, it is possible to reduce the dimensions corresponding to P and T of the electromagnetic delay line in FIG. .
そのため、インダクタンス素子の望ましい結合係数を確
保し、かつ電磁遅延線の超小型化および超高速化を図る
ことが極めて容易となる。Therefore, it is extremely easy to ensure a desirable coupling coefficient of the inductance element and to achieve ultra-miniaturization and ultra-high speed of the electromagnetic delay line.
また、インダクタンス素子が平面的に構成可能であるの
で、高い精度の微細加工も容易であり、構造が簡単で量
産性も良好である。Furthermore, since the inductance element can be configured in a planar manner, highly accurate microfabrication is easy, the structure is simple, and mass productivity is good.
以下本発明の詳細な説明する。 The present invention will be explained in detail below.
第3図および第4図は本発明の一実施例を示す正面図お
よび一部断面図である。3 and 4 are a front view and a partially sectional view showing an embodiment of the present invention.
両図において、セラミック等の誘電体からなり偏平で細
長い絶縁基板7の一生面(図中上面)には折れ曲がり線
路8が形成され、インダクタンス素子9が構成されてい
る。In both figures, a bent line 8 is formed on the whole surface (upper surface in the figures) of a flat and elongated insulating substrate 7 made of a dielectric material such as ceramic, and an inductance element 9 is formed.
折れ曲がり線路8は、第1の線路10およびこの第1の
線路IOの厚みよりも薄い第2の線路11を、交互に配
置して矩形状に折り返して形成されており、さらにこれ
ら第1および第2の各線路10.11がインダクタンス
素子9の仮想軸線、すなわち図中横方向(矢符A方向)
と直交するように配置されている。The bent line 8 is formed by alternately arranging a first line 10 and a second line 11 thinner than the first line IO and folding them back into a rectangular shape. Each of the lines 10 and 11 of 2 is the virtual axis of the inductance element 9, that is, the horizontal direction in the figure (direction of arrow A)
is arranged perpendicular to the
絶縁基板7における折れ曲がり線路8の形成された面に
対向する主面(図中下面)には、仮想軸線に沿いかつ前
記第1および第2の線路10.11の各端部10a、l
laを横切るような帯状のアース電極12が形成されて
いる。The main surface (lower surface in the figure) opposite to the surface on which the bent line 8 is formed on the insulating substrate 7 has end portions 10a, l of the first and second lines 10.11 along the virtual axis line.
A band-shaped ground electrode 12 is formed so as to cross la.
これら絶縁基板7、アース電極12および線路の一端部
10a、llaによってインダクタンス素子9に接続さ
れたコンデンサC′が形成され、複数区間を有する集中
定数型の電磁遅延線が構成されている。従って、線路1
0.11の一端部10a、llaがコンデンサ C′の
容量電極として機能している。A capacitor C' connected to the inductance element 9 is formed by the insulating substrate 7, the ground electrode 12, and the one end portions 10a and 11a of the line, thereby configuring a lumped constant type electromagnetic delay line having a plurality of sections. Therefore, line 1
One end portion 10a, lla of 0.11 mm functions as a capacitive electrode of a capacitor C'.
なお、第4図中符号Pは、例えば隣合う第1の線路10
の中心間の間隔であり、上述した第1図の電磁遅延線の
ピッチPに相当する。Note that the symbol P in FIG. 4 indicates, for example, the adjacent first line 10.
This corresponds to the pitch P of the electromagnetic delay line in FIG. 1 mentioned above.
また、厚みの異なる第1および第2の線路10.11は
、例えば次のように電気成形法によって簡単に形成でき
る。Further, the first and second lines 10.11 having different thicknesses can be easily formed by electroforming, for example, as follows.
すなわち、スパックリングにより絶縁基板7の上面に上
述した第2の線路11と同じ厚みを有する折れ曲がり線
路を形成する。その後、絶縁基板7上における折れ曲が
り線路のない部分および折れ曲がり線路中箱2の線路1
1に相当する位置の導体双方にフォトレジスト層を形成
してマスキングし、次いで電気成形によって第1の線路
10に相当する位置の導体の厚みを増大して所定の厚み
に成形する。That is, a bent line having the same thickness as the second line 11 described above is formed on the upper surface of the insulating substrate 7 by spuckling. After that, the portion of the insulating substrate 7 where there is no bent line and the line 1 of the bent line middle box 2 are
A photoresist layer is formed on both of the conductors at the position corresponding to the first line 10 for masking, and then the thickness of the conductor at the position corresponding to the first line 10 is increased by electroforming to form the conductor to a predetermined thickness.
なお、電気成形法による場合には、必ずしも絶縁基板7
を用いる必要はなく、単なる導電板からなる折れ曲がり
線路のみを用いて所定の導体部分を厚くすることも可能
である。Note that when using the electroforming method, the insulating substrate 7
It is also possible to thicken a predetermined conductor portion by using only a bent line made of a simple conductive plate.
このように構成された電磁遅延線においては、第4図に
示すように、第1の線路1oの各中心を通る第1の仮想
中心線としての直線Q−Qと、第1の線路10の厚みよ
り薄い第2の線路11の各中心を通る第2の仮想中心線
としての直線R−Rを描くことができる。In the electromagnetic delay line configured in this way, as shown in FIG. A straight line RR can be drawn as a second virtual center line passing through each center of the second line 11 which is thinner than the thickness.
そして、直線Q−Qと直線R−Rの間には間隔Tが生じ
る。この間隔Tは上述した第1図に示す電磁遅延線のT
に相当し、インダクタンス素子9は等測的にボビン1に
導線2を巻いたものと同様の効果が得られる。Then, a gap T occurs between the straight line Q-Q and the straight line R-R. This interval T is the T of the electromagnetic delay line shown in FIG.
The inductance element 9 can achieve the same effect as that obtained by winding the conducting wire 2 around the bobbin 1 in an isometric manner.
しかも、Tは、第1図のようにボビン1を介して得られ
るものではなく、第1および第2の線路10.11の厚
みを適当に選択することにより、任意に、特に微小に選
定可能である。Moreover, T is not obtained through the bobbin 1 as shown in FIG. 1, but can be arbitrarily selected, especially finely, by appropriately selecting the thickness of the first and second lines 10 and 11. It is.
そのため、第1および第2の線路10.11の厚みをあ
る程度確保しつつ、PおよびTの寸法を極めて小さくす
ることが可能となり、インダクタンス素子9における区
間相互の望ましい結合係数が得られるうえ、超小型で良
好な遅延特性例えば超高速の立ち上がり特性を得ること
ができる。Therefore, it is possible to make the dimensions of P and T extremely small while ensuring the thickness of the first and second lines 10.11 to a certain extent, and it is possible to obtain a desirable coupling coefficient between the sections in the inductance element 9, as well as It is possible to obtain good delay characteristics, such as ultra-fast rise characteristics, with a small size.
第5図および第6図は本発明の電磁遅延線の別の実施例
を示すものである。5 and 6 show another embodiment of the electromagnetic delay line of the present invention.
絶縁基板7の上面に、上述した第2の線路11の厚みと
同じ厚みを有する折れ曲がり線−路13を形成し、同ピ
ンチで導電上14を片持ち支持したくし型導体15のそ
の導電上14を、第6図に示すように折れ曲がり線路1
3の上に重ねて電気的に接続し、導電上14の基部をS
−Sで切断して支持部を分離し、第1の線路1oの厚み
を第2の線路11の厚みりよも厚く形成したものである
。A bent line-path 13 having the same thickness as the second line 11 described above is formed on the upper surface of the insulating substrate 7, and the conductive top 14 of the comb-shaped conductor 15 cantilever-supports the conductive top 14 in the same pinch. As shown in Figure 6, the bent track 1
3 and electrically connect the base of the conductive top 14 to S.
The supporting portions are separated by cutting at -S, and the thickness of the first line 1o is made thicker than the thickness of the second line 11.
なお、コンデンサC′は上述した実施例と同様であるの
でその図示を省略した。Incidentally, since the capacitor C' is the same as that in the embodiment described above, its illustration is omitted.
第7図および第8図は更に本発明の他の実施例を示すも
のである。FIGS. 7 and 8 further show other embodiments of the present invention.
この実施例は、くし型導体15における各導電上16の
両端部を折り曲げて台形状に形成するとともに、その導
電上16を補助線路としてその折り曲げた両端部を第5
図に示すような折れ曲がり線路13における第1の線路
10に相当する位置の導体に接続し、かつ両端部間にお
いて導体上に導電上16を間隔をおいて重ねてインダク
タンス素子9を形成し、このインダクタンス素子9を用
いて電磁遅延線を構成したものである。なお、この実施
例においてもコンデンサC′の図示は省略した。In this embodiment, both ends of each conductive top 16 in the comb-shaped conductor 15 are bent to form a trapezoid shape, and the bent ends are used as a fifth conductive top 16 as an auxiliary line.
An inductance element 9 is formed by connecting to a conductor at a position corresponding to the first line 10 on a bent line 13 as shown in the figure, and stacking a conductive layer 16 on the conductor at intervals between both ends. An electromagnetic delay line is constructed using an inductance element 9. Note that the illustration of the capacitor C' is also omitted in this embodiment.
このような構成のインダクタンス素子9にあっては、第
1の線路10は、その中心が折れ曲がり線路13の導体
と導電上16間の中央に位置し、この各中心を通る第1
の仮想中心線としての直線Q−Qと、第2の線路11の
中心を通る第2の仮想中心線としての直線R−Rとが描
ける。そして、上述した実施例と同様にこの直線Q−Q
と直線R−Rの間に間隔Tが成形される。In the inductance element 9 having such a configuration, the center of the first line 10 is located at the center between the conductor of the bent line 13 and the conductive layer 16, and the first line 10 passing through each center
A straight line Q-Q as a virtual center line and a straight line R-R as a second virtual center line passing through the center of the second line 11 can be drawn. Then, as in the above embodiment, this straight line Q-Q
A distance T is formed between and the straight line RR.
このように本発明においては、インダクタンス素子9の
第1の線路10は、導体の厚みを導電材料にて実質的に
厚(する場合に限らず、補助導体を間隔をおいて重ねて
等側内に厚みを厚くしても、本発明の目的の達成が可能
である。In this way, in the present invention, the first line 10 of the inductance element 9 is made of conductive material so that the thickness of the conductor is substantially increased (not limited to the case where the auxiliary conductor is overlapped at intervals and is formed on equal sides). Even if the thickness is increased, the object of the present invention can be achieved.
なお、本発明にあっては、矩形の折れ曲がり線路8に限
らす、しぐざく状の折れ曲がり線路で構成することが可
能であり、インダクタンス素子9の仮想軸線と交わる第
1および第2の線路10.11の厚みを異ならせればよ
い。In addition, in the present invention, it is possible to configure not only the rectangular bent line 8 but also a staggered bent line, and the first and second lines 10 intersecting with the virtual axis of the inductance element 9. .11 thickness may be made different.
さらに、本発明は、上述した実施例のように、第1図に
示す単純な単層ソレノイド状のインダクタンス素子3を
平面的に構成する例に限らず、種々の構成にて実施可能
である。Furthermore, the present invention is not limited to the example in which the simple single-layer solenoid-shaped inductance element 3 shown in FIG. 1 is configured in a planar manner as in the above-described embodiments, but can be implemented in various configurations.
例えば、第9図および第10図に示すように、その隣合
う区間相互間の対向面が交互に逆方向に開広しで対向す
るように導線2を単層ソレノイド状にスペース巻きした
インダクタンス素子3を、本発明に則してボビン1を用
いず平面的に構成することも可能である。For example, as shown in FIGS. 9 and 10, an inductance element in which a conductive wire 2 is space-wound in a single-layer solenoid shape such that the opposing surfaces between adjacent sections are alternately widened in opposite directions and face each other. According to the invention, it is also possible to configure the bobbin 3 in a planar manner without using the bobbin 1.
すなわち、電磁遅延線を構成するインダクタンス素子1
7が、第11図および第12図に示すように、絶縁基板
7の上面に、インダクタンス素子17の仮想軸線方向に
第1および第2の線路18.19を交互に2個づつ連続
するように、かつ第1および第2の線路18.19を交
互に直列接続するように折り曲げて形成されている。That is, the inductance element 1 constituting the electromagnetic delay line
7, as shown in FIGS. 11 and 12, two first and second lines 18 and 19 are arranged alternately in succession on the upper surface of the insulating substrate 7 in the direction of the virtual axis of the inductance element 17. , and is formed by bending the first and second lines 18 and 19 so as to connect them in series alternately.
さらに換言すれば、両図中入から右方向にむかって、第
1の線路18に続いて第2の線路19が折り曲げ形成さ
れ、この第2の線路19に続いて左方向に間隔Sでもっ
て戻すように第1の線路18が折り曲げ形成され、続い
て、間隔S+Gで右方向に第2の線路19が折り曲げ形
成され、これらが繰り返して形成されている。In other words, a second line 19 is bent and formed following the first line 18 toward the right from the center of both figures, and a second line 19 is formed by bending to the left following this second line 19. The first line 18 is bent back and then the second line 19 is bent rightward at a distance S+G, and these steps are repeated.
なお、第1および第2の線路18.19が交叉する部分
は、絶縁N20によって電気的に分離されている。また
、第1および第2の線路18.19各々の一方の折り曲
げ部は、等容量の容量電極18a、19aとなってアー
ス電極12に対向してコンデンサC′が形成され、電磁
遅延線が構成されている。Note that the portion where the first and second lines 18 and 19 intersect is electrically isolated by an insulator N20. Further, one bent portion of each of the first and second lines 18 and 19 becomes capacitive electrodes 18a and 19a of equal capacity, forming a capacitor C' facing the ground electrode 12, and forming an electromagnetic delay line. has been done.
この構成の電磁遅延線は、上述した電気成形法によって
簡単に形成可能である。もつとも、第1および第2の線
路18.19が交叉する部分にあっては、第1若しくは
第2の線路18.19の一方を途中で切断分離させ、そ
の間を他方の線路18.19が通るように形成し、この
交叉部にスパフタリングによって絶縁層を形成した後、
第1の線路18を電気成形によって厚みを厚くする工程
で、切断分離された線路18.19を接続すれば完成す
る。An electromagnetic delay line having this configuration can be easily formed by the electroforming method described above. However, in the part where the first and second lines 18.19 intersect, one of the first or second lines 18.19 is cut and separated in the middle, and the other line 18.19 passes between them. After forming an insulating layer on this intersection by sputtering,
This is completed by connecting the cut and separated lines 18 and 19 in the process of increasing the thickness of the first line 18 by electroforming.
ところで従来、厚みの均一な折れ曲がり線路からなるイ
ンダクタンス素子にあっては、導体部の長さの割にはイ
ンダクタンス値が小さくなりがちであるが、本発明に用
いるようなインダクタンス素子9、すなわち第1の線路
10およびこの第1の線路10と異なる厚みを有する第
2の線路11を組み合わせた折れ曲がり線路でインダク
タンス素子を構成すれば、インダクタンス値を高めるこ
とができる。By the way, in the conventional inductance element consisting of a bent line with a uniform thickness, the inductance value tends to be small compared to the length of the conductor part, but the inductance element 9 used in the present invention, that is, the first The inductance value can be increased by configuring the inductance element with a bent line that is a combination of a line 10 and a second line 11 having a thickness different from that of the first line 10.
以上説明したように本発明の電磁遅延線は、第ともに、
前記第1の線路の中心を通る第1の仮想中心線と異なる
第2の仮想中心線上に前記第2の線路の中心を位置した
ので、ボビンが省略され、第1および第2の線路の断面
積を大きくしたままPおよびTを共に極めて小さくする
ことが可能となる。As explained above, the electromagnetic delay line of the present invention both has the following features:
Since the center of the second line is located on a second imaginary center line that is different from the first imaginary center line that passes through the center of the first line, the bobbin is omitted and the first and second line are disconnected. It is possible to make both P and T extremely small while keeping the area large.
そのため、超小型化および超高速化を達成することが可
能であり、精密な微細加工および量産性が向上し、構造
も簡単となる。Therefore, it is possible to achieve ultra-miniaturization and ultra-high speed, improve precision microfabrication and mass productivity, and simplify the structure.
第1図および第2図は本発明の参考となる電磁遅延線を
示す正面図(一部断面で示す)および側面図、第3図お
よび第4図は本発明の電磁遅延線の一実施例を示す正面
図および一部断面図、第5図および第6図は本発明の電
磁遅延線の製造方法の一例を示す斜視図、第7図および
第8図は本発明の他の実施例を示す要部斜視図および要
部断面図、第9図および第10図は本発明の参考となる
別の電磁遅延線を示す正面図および平面図、第12
1図および第1幸図は本発明のさらに他の実施例を示す
正面図および一部断面図である。
1・・・・・・・ボビン
2・・・・・・・導体(導線)
3.9.17・・インダクタンス素子
4.7・・・・・絶縁基板(誘電体板)5.12・・・
・アース電極
6.10a’、Ila、18a、19a・・・容量電極
8.13・・・・折れ曲がり線路
10.18・・・第1の線路
11.19・・・第2の線路
14.16・・・導電術
15・・・・・・くし型導体
20・・・・・・絶縁層
CXC′・・・・コンデンサ
特許出願人 エルメック株式会社
7171 逆 オ 2 圃
オ 3 目
A
+0 10a 11a
第4図
7 C12
オ 5 ロ
アI−6目
A′7 逆
オ 8 圃
(10)1 and 2 are a front view (partially shown in cross section) and a side view of an electromagnetic delay line that serves as a reference for the present invention, and FIGS. 3 and 4 are an embodiment of the electromagnetic delay line of the present invention. 5 and 6 are perspective views showing an example of the method for manufacturing an electromagnetic delay line according to the present invention, and FIGS. 7 and 8 show other embodiments of the present invention. FIGS. 9 and 10 are a front view and a plan view showing another electromagnetic delay line that is a reference for the present invention, and FIGS. FIG. 7 is a front view and a partially sectional view showing still another embodiment of the invention. 1...Bobbin 2...Conductor (conductor wire) 3.9.17...Inductance element 4.7...Insulating substrate (dielectric plate) 5.12...・
- Earth electrode 6.10a', Ila, 18a, 19a... Capacitive electrode 8.13... Bent line 10.18... First line 11.19... Second line 14.16 ...Conductivity technique 15...Comb-shaped conductor 20...Insulating layer CXC'...Capacitor patent applicant Elmec Corporation 7171 Reverse O 2 Field O 3 A +0 10a 11a No. 4 Figure 7 C12 O 5 Lower I-6th A'7 Reverse O 8 Field (10)
Claims (4)
とを具備してなる電磁遅延線において、前記折れ曲がり
線路のうち前記インダクタンス素子の仮想軸線に交わる
線路が、 第1の線路と、この第1の線路の厚みと異なる厚みを有
する第2の線路とを規則的に繰り返し配置してなるとと
もに、前記第1の線路の中心を通る第1の仮想中心線と
異なる第2の仮想中心線上に前記第2の線路の中心を位
置させてなることを特徴とする電磁遅延線。(1) In an electromagnetic delay line comprising an inductance element formed of a bent line and a capacitor connected between the bent line and the ground, a line of the bent line that intersects with the virtual axis of the inductance element is a A first line and a second line having a thickness different from that of the first line are regularly and repeatedly arranged, and the line is different from a first virtual center line passing through the center of the first line. An electromagnetic delay line characterized in that the center of the second line is located on a second virtual center line.
特許請求の範囲第1項記載の電磁遅延線。(2) The electromagnetic delay line according to claim 1, wherein the first and second lines are alternately formed.
されてなる特許請求の範囲第1項記載の電磁遅延線。(3) The electromagnetic delay line according to claim 1, wherein a plurality of first and second lines are each formed in succession.
交わる線路に補助線路を間隔をおいて重ねるとともにこ
の補助線路の両端部を前記線路に接続してなり、等測的
に第1の線路の厚みを第2の線路の厚みより厚く形成し
た特許請求の範囲第1項〜第3項いずれか1項記載の電
磁遅延線。(4) The first line is formed by superimposing an auxiliary line at intervals on a line that intersects with the virtual axis of the inductance element, and connecting both ends of the auxiliary line to the line, and isometrically forming the first line. The electromagnetic delay line according to any one of claims 1 to 3, wherein the thickness of the second line is greater than that of the second line.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13549883A JPS6027215A (en) | 1983-07-25 | 1983-07-25 | Electromagnetic delay line |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13549883A JPS6027215A (en) | 1983-07-25 | 1983-07-25 | Electromagnetic delay line |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6027215A true JPS6027215A (en) | 1985-02-12 |
JPH0211169B2 JPH0211169B2 (en) | 1990-03-13 |
Family
ID=15153147
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13549883A Granted JPS6027215A (en) | 1983-07-25 | 1983-07-25 | Electromagnetic delay line |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6027215A (en) |
-
1983
- 1983-07-25 JP JP13549883A patent/JPS6027215A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPH0211169B2 (en) | 1990-03-13 |
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