JPS6027030A - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
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- JPS6027030A JPS6027030A JP58134317A JP13431783A JPS6027030A JP S6027030 A JPS6027030 A JP S6027030A JP 58134317 A JP58134317 A JP 58134317A JP 13431783 A JP13431783 A JP 13431783A JP S6027030 A JPS6027030 A JP S6027030A
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- processor
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- 230000006870 function Effects 0.000 description 15
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3005—Arrangements for executing specific machine instructions to perform operations for flow control
- G06F9/30058—Conditional branch instructions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、マイクロプロセッサに関するも６で、例え
ば、複数のマイクロプロセッサからなるシステムによっ
て構成される情報処理に有効に技術に関するものである
。
ば、複数のマイクロプロセッサからなるシステムによっ
て構成される情報処理に有効に技術に関するものである
。
マイクロプロセッサとして、並列処理方式によるマイク
ロプロセッサが公知である（例えば、インテルジャパン
株式会社より１９８１年８月２０日に発行されたｌ Ｉ
ＡＰＸ８６フアミリ・ユーザーズマニュアル」及び１９
８０年９月１５日号の日経エレクトロニクスのＰ、１７
９〜Ｆ、 １９２参照）。
ロプロセッサが公知である（例えば、インテルジャパン
株式会社より１９８１年８月２０日に発行されたｌ Ｉ
ＡＰＸ８６フアミリ・ユーザーズマニュアル」及び１９
８０年９月１５日号の日経エレクトロニクスのＰ、１７
９〜Ｆ、 １９２参照）。
上記文献に示されているマイクロプロセッサ（型名［８
０８６Ｊ）は、マスタープロセッサを構成し、同じく上
記文献に示されているマイクロプロセノザ（型名１８０
８７Ｊ、）はスレーブプロセッサを溝成し、専ら浮動小
数点演算処理を受け持つプロセッサである。このような
並列処理のマイクロプロセッサにあり−Ｃは、浮動小数
点条件の分岐を伴う情報処理等に分いて、次のような欠
点のあることか本願発明者の研究によって明らかにされ
た。
０８６Ｊ）は、マスタープロセッサを構成し、同じく上
記文献に示されているマイクロプロセノザ（型名１８０
８７Ｊ、）はスレーブプロセッサを溝成し、専ら浮動小
数点演算処理を受け持つプロセッサである。このような
並列処理のマイクロプロセッサにあり−Ｃは、浮動小数
点条件の分岐を伴う情報処理等に分いて、次のような欠
点のあることか本願発明者の研究によって明らかにされ
た。
すなわち、スレーブプロセッサ［８０８７ｊは専ら浮動
小数点演算処理を行うものであるので、条件分岐のステ
ータス情報をＲＡＭ（ランダム・アクセス・メモリ）に
書込み、次にマスタープロセッサｌ−８０８６Ｊがその
ステータス情報をレジスタに取込み、その条件分岐の実
行を行うという手順により処理を行うものとなるため、
次のような問題を持つものとなる。
小数点演算処理を行うものであるので、条件分岐のステ
ータス情報をＲＡＭ（ランダム・アクセス・メモリ）に
書込み、次にマスタープロセッサｌ−８０８６Ｊがその
ステータス情報をレジスタに取込み、その条件分岐の実
行を行うという手順により処理を行うものとなるため、
次のような問題を持つものとなる。
（１）プログラムステップが多く、繁雑になるという欠
点が生じる。（２）上記プログラムステップ数の増加に
伴（・、処理時間が長くなるという欠点が生じる。（３
）−上記プログラムステップの増力口にともないプログ
ラムメモリの領域が大きくなるという欠点が生じるもの
となる。
点が生じる。（２）上記プログラムステップ数の増加に
伴（・、処理時間が長くなるという欠点が生じる。（３
）−上記プログラムステップの増力口にともないプログ
ラムメモリの領域が大きくなるという欠点が生じるもの
となる。
この発明の目的は、簡単な構成により、情報処理機能の
向上を図ったマイクロプロセッサを提供することにある
。
向上を図ったマイクロプロセッサを提供することにある
。
この発明の他の目的は、スレーブプロセッサで−の情報
処理結果によりマスタープロセッサにて行う条件分岐実
行を簡単なプログラムにより高速に行うことのできるマ
イクロプロセッサを提供することにある。
処理結果によりマスタープロセッサにて行う条件分岐実
行を簡単なプログラムにより高速に行うことのできるマ
イクロプロセッサを提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説８Ａ″ｆれば、下記の通りである。
を簡単に説８Ａ″ｆれば、下記の通りである。
すなわち、特定の条件分岐命令の実行により、外部から
与えられた信号レベルに従った条件分岐を行う機能を付
加することによって、情報処理機能の向上及びこれを利
用して上記並列処理でのプログラムを容易にするもので
ある。
与えられた信号レベルに従った条件分岐を行う機能を付
加することによって、情報処理機能の向上及びこれを利
用して上記並列処理でのプログラムを容易にするもので
ある。
〔実施例１〕
第１図には、マイクロコンピュータシステムを構成する
中央処理装置（以下、マイクロプロセッサＣＰＵと称す
る）のブロック図が示されている。
中央処理装置（以下、マイクロプロセッサＣＰＵと称す
る）のブロック図が示されている。
特に制限されないが、同図のマイクロプロセッサは、公
知の半導体集積回路の製造技術によって１個のシリコン
のような半導体基板上におい℃形成される。また、特に
制限されないが、この実施例では、１６ビツトの論理ア
ドレス信号を持つ８ピツト構成のマイクロプロセッサを
示している。
知の半導体集積回路の製造技術によって１個のシリコン
のような半導体基板上におい℃形成される。また、特に
制限されないが、この実施例では、１６ビツトの論理ア
ドレス信号を持つ８ピツト構成のマイクロプロセッサを
示している。
この実施例のマイクロプロセッサは、その機能別に分け
ると演算部、制御部及びレジスタ部から構成されている
。すなわち、演算部は、算術演算及び論理演算を行うも
ので、算術論理演算ユニッ）ＡＬＵ、アキュムレータＡ
００．アキュムレータラッチＦＦ、一時レジスタＲ１，
フラグフリップフロップＦＬＧ、１０進補正ＢＯＤ等か
ら成っている。
ると演算部、制御部及びレジスタ部から構成されている
。すなわち、演算部は、算術演算及び論理演算を行うも
ので、算術論理演算ユニッ）ＡＬＵ、アキュムレータＡ
００．アキュムレータラッチＦＦ、一時レジスタＲ１，
フラグフリップフロップＦＬＧ、１０進補正ＢＯＤ等か
ら成っている。
制御部は、マイクロプロセッサの働きを制御するもので
あり、命令レジスタＯＰ Ｒ，命令デコーダとマシンサ
イクルエンコーダ０Ｐ−ＤＯＲ，タイミングと制御回路
Ｔｏ等から成っている。
あり、命令レジスタＯＰ Ｒ，命令デコーダとマシンサ
イクルエンコーダ０Ｐ−ＤＯＲ，タイミングと制御回路
Ｔｏ等から成っている。
レジスタ部は、マイクロプロセッサ内の内部メモリとい
った機能を持ち、汎用ワーキングレジスタ及び一時レジ
スタＲ２ないしＲ９，スタックギインタＳＰ、プログラ
ムカウンタＰＣ，インターリメンタ／デクリメンタとア
ドレスラッチＡＤ、レジスタ選択回路ＳＬ及びマルチプ
レクサＭＰＸ等から成っている。上記アドレスラッチの
論理アドレス信号ｋＯ〜Ａ１５は、アドレスバッファＡ
ＤＢを介して出力されろ。
った機能を持ち、汎用ワーキングレジスタ及び一時レジ
スタＲ２ないしＲ９，スタックギインタＳＰ、プログラ
ムカウンタＰＣ，インターリメンタ／デクリメンタとア
ドレスラッチＡＤ、レジスタ選択回路ＳＬ及びマルチプ
レクサＭＰＸ等から成っている。上記アドレスラッチの
論理アドレス信号ｋＯ〜Ａ１５は、アドレスバッファＡ
ＤＢを介して出力されろ。
この実施例では、その情報処理機能の向上を図るため、
上記マイクロプロセッサＣＰＵに条件分岐を決定する信
号を入力する信号端子ＰＩが設けられるとともに、上記
端子ＰＩに供給された信号に応じてその内容が決定され
る記憶回路が上記フラグフリップフロップ（又はフラグ
レジスタ）ＦＬＧに設けられる。
上記マイクロプロセッサＣＰＵに条件分岐を決定する信
号を入力する信号端子ＰＩが設けられるとともに、上記
端子ＰＩに供給された信号に応じてその内容が決定され
る記憶回路が上記フラグフリップフロップ（又はフラグ
レジスタ）ＦＬＧに設けられる。
上記フラグレジスタＦＬＧの構成が第２図に示され１い
る。
る。
フラグレジスタＦＬＧは、各種フラッグを記憶する複数
の記憶回路、例えばフリップフロップによって構成され
る。同図には、複数の記憶回路のうちのい（つかか代表
的に示されている。０は、マイクロプロセッサＯＰＵの
加減乗除算、論理演算等の動作により、最上位ビットか
らの桁上けまたは桁下げか生じたことを示すキャリーフ
ラッグＣを記憶する記憶回路であり、２は、各演算に伴
う結果がゼロの場合にセットされるゼロフラグＺを記憶
する記憶回路であり、またＳは、各演算に伴う結果の符
号を示″４−ザ１ンフラグＳを記憶する記憶回路である
。そしてＴＫか、上記端子Ｐ■に供給された信号のレベ
ルに応じ℃その値か決められる条件分岐フラグＴＫを記
憶する記憶回路である。次に第３図な用いて詳しく説明
′１″るが、このマイクロプロセッサＣＰＵには、更に
上記記憶回路ＴＫに記憶され又いる条件分岐フラグＴＫ
の値に従つ又、処理動作を変更する、いわゆる分岐する
条件分岐命令（条件付き飛越し命令）が設けられている
。
の記憶回路、例えばフリップフロップによって構成され
る。同図には、複数の記憶回路のうちのい（つかか代表
的に示されている。０は、マイクロプロセッサＯＰＵの
加減乗除算、論理演算等の動作により、最上位ビットか
らの桁上けまたは桁下げか生じたことを示すキャリーフ
ラッグＣを記憶する記憶回路であり、２は、各演算に伴
う結果がゼロの場合にセットされるゼロフラグＺを記憶
する記憶回路であり、またＳは、各演算に伴う結果の符
号を示″４−ザ１ンフラグＳを記憶する記憶回路である
。そしてＴＫか、上記端子Ｐ■に供給された信号のレベ
ルに応じ℃その値か決められる条件分岐フラグＴＫを記
憶する記憶回路である。次に第３図な用いて詳しく説明
′１″るが、このマイクロプロセッサＣＰＵには、更に
上記記憶回路ＴＫに記憶され又いる条件分岐フラグＴＫ
の値に従つ又、処理動作を変更する、いわゆる分岐する
条件分岐命令（条件付き飛越し命令）が設けられている
。
第３図は、上記マイクロプロセッサＣＰＵの動作を説明
するための図で゛ある。
するための図で゛ある。
マイクロプロセッサＣＰＵに取り込まれた（フェッチさ
れた）命令は、ステップＡにおいてデコードされ、その
命令の解読が行なわれる。複数ｐステップのなかから解
読された命令の内容に従ったステップへと動作が移行嘔
れる（ステップＢ）。
れた）命令は、ステップＡにおいてデコードされ、その
命令の解読が行なわれる。複数ｐステップのなかから解
読された命令の内容に従ったステップへと動作が移行嘔
れる（ステップＢ）。
例えば、解読された命令の内容が、単にプログラムカウ
ンタＰＣの値を歩進させるものであれば、次にステップ
Ｈが実行される。このステップＨにおいて、プログラム
カウンタＰＯの値の歩進が行なわれる。
ンタＰＣの値を歩進させるものであれば、次にステップ
Ｈが実行される。このステップＨにおいて、プログラム
カウンタＰＯの値の歩進が行なわれる。
ステップＡにおいて解読された命令が、上記記憶回路Ｔ
Ｋの記憶内容、すなわち条件分岐フラッグＴＫの値に応
じて実行すべき処理を決める特定の条件分岐命令（条件
付き飛越し、命令）であった場合には、次に述べるよう
な処理が実行される。
Ｋの記憶内容、すなわち条件分岐フラッグＴＫの値に応
じて実行すべき処理を決める特定の条件分岐命令（条件
付き飛越し、命令）であった場合には、次に述べるよう
な処理が実行される。
すなわち、ステップ０におい°Ｃ１上記記憶回路ＴＫの
記憶内容、言い換えるならば条件分岐フラッグＴＫの値
が調べられる。この調べた結果、条件が成立した場合に
は、ステップＤにおいて条件が成立したときの情報処理
動作に処理が移行する。
記憶内容、言い換えるならば条件分岐フラッグＴＫの値
が調べられる。この調べた結果、条件が成立した場合に
は、ステップＤにおいて条件が成立したときの情報処理
動作に処理が移行する。
これに対して、条件が不成立の場合には、ステップＤに
おいて、条件成立のときの情報処理動作に処理が移行す
る。例えば、条件分岐フラッグＴＫの値が１“（２値化
号の°゛１”）にセットされていた場合には、条件成立
と嘔れて、次にステップＦが実行される。このステップ
Ｆにおいて、プログラムカウンタＰＣの値が変更される
。これにより、変更されたプログラムカウンタＰＯの値
によって指示された次の命令の取り込み動作が、次に行
なわれる（ステップＧ）。言い換えるならば、このとき
プログラムカウンタＰＯによって形成されたアドレスに
より指示された命令の取り込みが次に行なわれる。この
結果として、条件成立のときの情報処理が次に行なわれ
る。これに対し℃、条件分岐フラッグＴＫの値が、２値
化号“０”にセットされていた場合には、条件不成立と
されて、次にステップＥが実行される。このステップＥ
において、プログラムカウンタＰＣの値が所定の数だけ
歩進（インクリメント）される。これにより、歩進され
たプログラムカウンタＰＯの値によって指示される次の
命令に対して取り込み動作が次に行なわれる（ステップ
Ｇ）。この結果として、条件不成立のときの情報処理動
作が次に行なわれる。
おいて、条件成立のときの情報処理動作に処理が移行す
る。例えば、条件分岐フラッグＴＫの値が１“（２値化
号の°゛１”）にセットされていた場合には、条件成立
と嘔れて、次にステップＦが実行される。このステップ
Ｆにおいて、プログラムカウンタＰＣの値が変更される
。これにより、変更されたプログラムカウンタＰＯの値
によって指示された次の命令の取り込み動作が、次に行
なわれる（ステップＧ）。言い換えるならば、このとき
プログラムカウンタＰＯによって形成されたアドレスに
より指示された命令の取り込みが次に行なわれる。この
結果として、条件成立のときの情報処理が次に行なわれ
る。これに対し℃、条件分岐フラッグＴＫの値が、２値
化号“０”にセットされていた場合には、条件不成立と
されて、次にステップＥが実行される。このステップＥ
において、プログラムカウンタＰＣの値が所定の数だけ
歩進（インクリメント）される。これにより、歩進され
たプログラムカウンタＰＯの値によって指示される次の
命令に対して取り込み動作が次に行なわれる（ステップ
Ｇ）。この結果として、条件不成立のときの情報処理動
作が次に行なわれる。
なお、ステップＧにおいて取り込まれた命令は、再び上
記ステップＡにおいてデコード坏れ、解読される。以後
上述したのと同様な処理動作が行なわれる。
記ステップＡにおいてデコード坏れ、解読される。以後
上述したのと同様な処理動作が行なわれる。
上記特定の条件分岐命令は、特に制限されないが、ステ
ップＦにおいてプログラムカウンタＰＯＫ！き込むアド
レス情報を含んでいる。このため、上述し、たステップ
ＦではニブログラムカウンタＰＣの値を特定の条件分岐
命令の一部を構成するところのアドレス情報の値に書き
替えるような動作が行なわれる。
ップＦにおいてプログラムカウンタＰＯＫ！き込むアド
レス情報を含んでいる。このため、上述し、たステップ
ＦではニブログラムカウンタＰＣの値を特定の条件分岐
命令の一部を構成するところのアドレス情報の値に書き
替えるような動作が行なわれる。
上記条件分岐フラッグＴＫＯ値、言い換えるならば記憶
回路ＴＫの記憶内容を２値付号″１”又は０”のいずれ
にセットするかは、」：記信号端子ＰＩに供給される信
号の電位によって決定される。このため、上記信号端子
ＰＩと上記特定の条件分岐命令とを組み合わせることに
より、従来のマイクロプロセッサに無い、例えば後で第
４図を用いて説明するような種々の情報処理を実行する
ことができる。
回路ＴＫの記憶内容を２値付号″１”又は０”のいずれ
にセットするかは、」：記信号端子ＰＩに供給される信
号の電位によって決定される。このため、上記信号端子
ＰＩと上記特定の条件分岐命令とを組み合わせることに
より、従来のマイクロプロセッサに無い、例えば後で第
４図を用いて説明するような種々の情報処理を実行する
ことができる。
上述した説明では、条件分岐フラッグＴＫの値が１”に
セットされ℃いろときに、条件が成立するものとしてい
たが、２値付号″０″がセットされているときに条件が
成立して、分岐動作が行なわれるようにしてもよい。こ
れを行なうためには、例えば、上記特定の条件分岐命令
を変更すればよい。
セットされ℃いろときに、条件が成立するものとしてい
たが、２値付号″０″がセットされているときに条件が
成立して、分岐動作が行なわれるようにしてもよい。こ
れを行なうためには、例えば、上記特定の条件分岐命令
を変更すればよい。
なお、第３図に示されている特定の条件分岐命令に関す
るフローにおいて、フラッグＴＫの値のチェックは、例
えば算術論理演算ユニソ）ＡＬＵ等を使うことにより簡
単に実現できる。また第３図に示されている特定の条件
分岐命令の追加は、命令レジスタＯＰＲ，命令デコーダ
とマシンサイクルエンコーダＯＰ −Ｄ ＯＲ，タイミ
ングと制御回路ＴＯ等を上記７０−の動作が行なえるよ
うに適当に構成することにより実現できる。
るフローにおいて、フラッグＴＫの値のチェックは、例
えば算術論理演算ユニソ）ＡＬＵ等を使うことにより簡
単に実現できる。また第３図に示されている特定の条件
分岐命令の追加は、命令レジスタＯＰＲ，命令デコーダ
とマシンサイクルエンコーダＯＰ −Ｄ ＯＲ，タイミ
ングと制御回路ＴＯ等を上記７０−の動作が行なえるよ
うに適当に構成することにより実現できる。
〔実施例２〕
第４図には、本発明を適用したマイクロプロセッサＣＰ
Ｕの信号端子ＰＩと特定の条件分岐命令とを利用した並
列処理形態によるマイクロプロ曳ッサの一実施例のブロ
ック図が示されている。−同図において、マイクロプロ
セッサＭ−ＣＰＵはマスタープロセンサであり、後で第
５図を用いて説明するマイクロプロセッサが用いられる
。一方、８−ＣＰＵはスレーブ（００）プロセッサであ
り、特に制限されないが、上記マスタープロセッサＭ−
ＯＰＵに無い浮動小数点演算動作等のような専用の情報
処理を専らの仕事とするマイクロプロセッサである。こ
のスレーブプロセッサの一実施例は後で第７図を用いて
説明する。
Ｕの信号端子ＰＩと特定の条件分岐命令とを利用した並
列処理形態によるマイクロプロ曳ッサの一実施例のブロ
ック図が示されている。−同図において、マイクロプロ
セッサＭ−ＣＰＵはマスタープロセンサであり、後で第
５図を用いて説明するマイクロプロセッサが用いられる
。一方、８−ＣＰＵはスレーブ（００）プロセッサであ
り、特に制限されないが、上記マスタープロセッサＭ−
ＯＰＵに無い浮動小数点演算動作等のような専用の情報
処理を専らの仕事とするマイクロプロセッサである。こ
のスレーブプロセッサの一実施例は後で第７図を用いて
説明する。
後で第１０図を用いて詳しく説明するが、上記両プロセ
ッサＭ、５−ＯＰＵは、互いに同期して動作し、ＲＡＭ
等に書込まれたプログラム語を並列形態に受取り、その
プログラム命令語を解読して、自己の受け持つ情報処理
命令ｔｘらは、その命令語に従った処理動作を行なう。
ッサＭ、５−ＯＰＵは、互いに同期して動作し、ＲＡＭ
等に書込まれたプログラム語を並列形態に受取り、その
プログラム命令語を解読して、自己の受け持つ情報処理
命令ｔｘらは、その命令語に従った処理動作を行なう。
一方、自己の受け持つ情報処理命令で無ければ、何の処
理動作をも行なわないノーオペレーション状態となって
待機する。すなわち、浮動小数点演算動作以外の時には
、上記マスタープロセッサＭ＝ＯＰＵが動作し、スレー
ブプロセッサ５−ａｐＵがノーオペレーション状態とな
って待機する。逆に、浮動小数点演算動作の時で、マス
タープロセッサＭ−ＣＰＵの介入を必侠としない時には
、スレーブプロセッサ５−ＯＰＵが動作し５、マスター
プロセッサＭ−ＣＰＵかノーオペレーション状態となっ
て待機する。このような分担処理を同期して行なうため
、所定の信号線によりマスタープロセッサＭ−ＯＰＵと
スレーブプロセッサ５−ＣＰＵとが接続され、上記マス
タープロセッサＭ−ＯＰＵの管理下のもとにスレーブプ
ロセッサＳ −ＯＰ Ｕの処理動作が行なわれる。この
信号線の一つとし、２て、ＴＫ信号線（Ｔａｋｅ Ｂｒ
ａｎｃｈ）を新に設けるものである。すなわち、特に制
限されないが、スレーブプロセッサ５−ＯＰＵは、その
内部状態が特定の命令榮件と一致するか否かの判断に従
った信号レベルを形成して上記信号線ＴＫを介してマス
タープロセッサＭ−ＯＰＵの上記信号端子ＰＩに伝える
。マスタープロセッサＭ−ＯＰＵは、上記特定の命令条
件により上記信号線ＴＫの信号レベルに基づい℃。
理動作をも行なわないノーオペレーション状態となって
待機する。すなわち、浮動小数点演算動作以外の時には
、上記マスタープロセッサＭ＝ＯＰＵが動作し、スレー
ブプロセッサ５−ａｐＵがノーオペレーション状態とな
って待機する。逆に、浮動小数点演算動作の時で、マス
タープロセッサＭ−ＣＰＵの介入を必侠としない時には
、スレーブプロセッサ５−ＯＰＵが動作し５、マスター
プロセッサＭ−ＣＰＵかノーオペレーション状態となっ
て待機する。このような分担処理を同期して行なうため
、所定の信号線によりマスタープロセッサＭ−ＯＰＵと
スレーブプロセッサ５−ＣＰＵとが接続され、上記マス
タープロセッサＭ−ＯＰＵの管理下のもとにスレーブプ
ロセッサＳ −ＯＰ Ｕの処理動作が行なわれる。この
信号線の一つとし、２て、ＴＫ信号線（Ｔａｋｅ Ｂｒ
ａｎｃｈ）を新に設けるものである。すなわち、特に制
限されないが、スレーブプロセッサ５−ＯＰＵは、その
内部状態が特定の命令榮件と一致するか否かの判断に従
った信号レベルを形成して上記信号線ＴＫを介してマス
タープロセッサＭ−ＯＰＵの上記信号端子ＰＩに伝える
。マスタープロセッサＭ−ＯＰＵは、上記特定の命令条
件により上記信号線ＴＫの信号レベルに基づい℃。
その分岐命令を実行する。
まず、第５図にその機能ブロックが示されているマスタ
ープロセッサＭ−ＣＰＵについて説明する。
ープロセッサＭ−ＣＰＵについて説明する。
特に制限されないが、同図に示さ才Ｌ”Ｃいるマスター
プロセッサＭ−ＣＰＵは、公知の半導体集積回路の製造
技術によって１個のシリコンのような半導体基板上にお
いて形成される。そして、この実施例では、特に制限さ
れないが、そのマスタープロセッサｋｉ’−ＣＰＵのＩ
Ｏに外部信号端子ＰＩが設げられ℃いる。
プロセッサＭ−ＣＰＵは、公知の半導体集積回路の製造
技術によって１個のシリコンのような半導体基板上にお
いて形成される。そして、この実施例では、特に制限さ
れないが、そのマスタープロセッサｋｉ’−ＣＰＵのＩ
Ｏに外部信号端子ＰＩが設げられ℃いる。
マイクロプロセッサＭ−’ＣＰＵは、機能的に分けろと
外部メモリなどとのインタフェース部ＢＩＵと、読み出
された命令やデータに基づき命令を実行する部Ｅ、Ｕと
によつ″″ＣＣ構成℃いる。上記インタフェース部ＢＩ
Ｕと上記命令実行部Ｅｌｌとは、処理速度の向上を図る
ために、別々に並行して動作するようにさ才１ている。
外部メモリなどとのインタフェース部ＢＩＵと、読み出
された命令やデータに基づき命令を実行する部Ｅ、Ｕと
によつ″″ＣＣ構成℃いる。上記インタフェース部ＢＩ
Ｕと上記命令実行部Ｅｌｌとは、処理速度の向上を図る
ために、別々に並行して動作するようにさ才１ている。
上記インタフェース部ＢＩＵは、機能的には、命令キュ
ー・バッファ１．バス制御回路ＢＵＳ０ＯＮＴ、インス
トラクションポインタＩＰ、アドレス加算回路Σ及び４
個のセグメントレジスタＯ８，３８，ＤＳ、ＥＳなどに
よって構成される。
ー・バッファ１．バス制御回路ＢＵＳ０ＯＮＴ、インス
トラクションポインタＩＰ、アドレス加算回路Σ及び４
個のセグメントレジスタＯ８，３８，ＤＳ、ＥＳなどに
よって構成される。
上記キュー・バッファ１は、上述した並列動作を可能に
するためのものであって、Ｆｉｌ”０（ファーストイン
・ファーストアウト）のＩＬＡＭ（ランダム・アクセス
・メモリ）として働く。この命令キー−・バッファ１は
、命令実行部ＥＵの動作とは、独立Ｋ、複数バイトまで
の命令を先行して外部メモリからプリフェッチする。上
記インストラクションポインタＩＰ、４４７ＲＦＡのセ
グメントレジスタＯ８，８８，ＤＳ、ＥＳ及びアドレス
加算回路Σによって、命令をフェッチするアドレス信号
が形成されろ。すなわち、これらの回路によって、上述
したプログラムカウンタＰＯと同様な働きが行なわれる
。
するためのものであって、Ｆｉｌ”０（ファーストイン
・ファーストアウト）のＩＬＡＭ（ランダム・アクセス
・メモリ）として働く。この命令キー−・バッファ１は
、命令実行部ＥＵの動作とは、独立Ｋ、複数バイトまで
の命令を先行して外部メモリからプリフェッチする。上
記インストラクションポインタＩＰ、４４７ＲＦＡのセ
グメントレジスタＯ８，８８，ＤＳ、ＥＳ及びアドレス
加算回路Σによって、命令をフェッチするアドレス信号
が形成されろ。すなわち、これらの回路によって、上述
したプログラムカウンタＰＯと同様な働きが行なわれる
。
上記命令実行部ＥＵは機能的には、フラグレジスタ２．
論理演算回路ＡＬＬＹ、一時記憶レジスタ３、制御回路
４及び複数のレジスタなどによりて構成されている。上
記複数のレジスタは、アキュムレータＡ（レジスタＡｌ
（及びＡＬによって構成される）、アキュムレータへの
拡張および補助的な働きを主に行なうペースレジスタＢ
（ＤＨ。
論理演算回路ＡＬＬＹ、一時記憶レジスタ３、制御回路
４及び複数のレジスタなどによりて構成されている。上
記複数のレジスタは、アキュムレータＡ（レジスタＡｌ
（及びＡＬによって構成される）、アキュムレータへの
拡張および補助的な働きを主に行なうペースレジスタＢ
（ＤＨ。
ＢＬ）、カウンタ的用途に主に使われるレジスタ０（Ｏ
Ｈ，ＯＬ）、データ用に主に使われるレジスタＤ（ＤＨ
，ＤＬ）、スタックポインタレジスタＳＰ、ソースイン
デックスレジスタＳＩ、ベースポインタレジスタＢＰ及
びディスティネーションインデックスレジスタＤＩによ
って構成される。
Ｈ，ＯＬ）、データ用に主に使われるレジスタＤ（ＤＨ
，ＤＬ）、スタックポインタレジスタＳＰ、ソースイン
デックスレジスタＳＩ、ベースポインタレジスタＢＰ及
びディスティネーションインデックスレジスタＤＩによ
って構成される。
なお、上記レジスタＳＰは、サブルーチンコールまたは
割込みの際の返り番地格納用のメモリを指示するポイン
タとして働き、−上記レジスタＳＩ及びＤＩはストリン
グ動作の際のソースインデックス（ソースデータの指示
）及びディスティネーションインデックス（宛先）とし
℃働く。
割込みの際の返り番地格納用のメモリを指示するポイン
タとして働き、−上記レジスタＳＩ及びＤＩはストリン
グ動作の際のソースインデックス（ソースデータの指示
）及びディスティネーションインデックス（宛先）とし
℃働く。
上述したようなマイクロプロセッサの基本的構成は、公
知である（例えば、前述した「ＩＡＰＸ８６フアミリ・
ユーザーズマニュアル」に記載されているマイクロプロ
セッサ［型名８０８６ Ｊに関する記載参照）ので、詳
しい説明は省略する。
知である（例えば、前述した「ＩＡＰＸ８６フアミリ・
ユーザーズマニュアル」に記載されているマイクロプロ
セッサ［型名８０８６ Ｊに関する記載参照）ので、詳
しい説明は省略する。
この実施例では、上述した実施例１と同様にフラグレジ
スタ２を構成する記憶回路、例えばフリップフロップの
数が増加されるとともに、増加された記憶回路に関する
命令が追加されている。
スタ２を構成する記憶回路、例えばフリップフロップの
数が増加されるとともに、増加された記憶回路に関する
命令が追加されている。
上記フラグレジスタ２の構成が第６図に示甥れている。
同図には、従来設けられていた各種のフラグに対する記
憶回路のうちのいくつかが代表として示されている。す
なわち、ＯＦは、上述したキャリーフラグと同様なキャ
リーフラグＯＦを記憶する記憶回路であり、ＺＦは、上
述したゼロフラグＺと同様なゼロフラグＺＦを記憶する
記憶回路であり、ＩＰは、割込みイネーブルフラグＩＦ
を記憶する記憶回路であり、ＴＦは、プロセッサをシン
グルステップ状態にするためのトラップフラグＴＦを記
憶するための記憶回路である。そして、この実施例では
、上述したフラグに対する記憶回路の他に、条件分岐フ
ラグＴＫを記憶するための記憶回路ＴＫが設けられてい
る。この記憶回路ＴＫは、マイクロプロセッサＭ−ＯＰ
Ｕに設けられた上記信号端子ＰＩに供給されるＴＫ倍信
号従って、その状態が設定される。すなわち、上記ＴＫ
倍信号電位に従って、上記記憶回路ＴＫは、２値付号″
１”又はパ０″を記憶する。言い換えるならば、条件分
岐フラグＴＫの値は、ＴＫ倍信号電位によって′１”又
はＯ”に設定できる。
憶回路のうちのいくつかが代表として示されている。す
なわち、ＯＦは、上述したキャリーフラグと同様なキャ
リーフラグＯＦを記憶する記憶回路であり、ＺＦは、上
述したゼロフラグＺと同様なゼロフラグＺＦを記憶する
記憶回路であり、ＩＰは、割込みイネーブルフラグＩＦ
を記憶する記憶回路であり、ＴＦは、プロセッサをシン
グルステップ状態にするためのトラップフラグＴＦを記
憶するための記憶回路である。そして、この実施例では
、上述したフラグに対する記憶回路の他に、条件分岐フ
ラグＴＫを記憶するための記憶回路ＴＫが設けられてい
る。この記憶回路ＴＫは、マイクロプロセッサＭ−ＯＰ
Ｕに設けられた上記信号端子ＰＩに供給されるＴＫ倍信
号従って、その状態が設定される。すなわち、上記ＴＫ
倍信号電位に従って、上記記憶回路ＴＫは、２値付号″
１”又はパ０″を記憶する。言い換えるならば、条件分
岐フラグＴＫの値は、ＴＫ倍信号電位によって′１”又
はＯ”に設定できる。
この条件分岐フラグＴＫを新らたに設けたことにより、
追加された命令は第３図を用いて説明した条件分岐命令
（条件付き飛越し命令）とほぼ同じであり、また、後で
スレーブプロセッサ５−ＣＰＵの説明を行なうときに、
合わせて第１０図を用いて説明するので、ここでは説明
しない。
追加された命令は第３図を用いて説明した条件分岐命令
（条件付き飛越し命令）とほぼ同じであり、また、後で
スレーブプロセッサ５−ＣＰＵの説明を行なうときに、
合わせて第１０図を用いて説明するので、ここでは説明
しない。
なお、上記制御回路４がスレーブプロセッサ５−ＯＰＵ
へ供給するタイミング信号を形成するとともにスレーブ
プロセッサ５−ＯＰＵがものタイミング信号を受ける（
図示せず）。
へ供給するタイミング信号を形成するとともにスレーブ
プロセッサ５−ＯＰＵがものタイミング信号を受ける（
図示せず）。
次に、上記スレーブプロセッサ５−ＣＰＵについ℃説明
する。
する。
第７図には、上記スレーブプロセッサ５−ＯＰＵの機能
的ブロックが示されている。
的ブロックが示されている。
特に制限されないが、同図に水式れＣいるスレーブプロ
セッサ５−ＣＰＵは、公知の半導体集積回路の製造技術
によって１個のシリコンのような半導体基板上において
形成でれる。
セッサ５−ＣＰＵは、公知の半導体集積回路の製造技術
によって１個のシリコンのような半導体基板上において
形成でれる。
このマイクロプロセッサ５−ＣＰＵは、その機能から分
けると、コントロールユニットＯＵと、数値実行ユニｙ
） Ｎ Ｅ Ｕとによって構成されている。
けると、コントロールユニットＯＵと、数値実行ユニｙ
） Ｎ Ｅ Ｕとによって構成されている。
上記コントロールワード）ＯＵは、機能的には、コント
ロールワード５．スティタスワード（ステータス・ワー
ド）６．データバッファ７、′アドレッシング＆パスト
ランキング９及び例外ポインタｌＯ等によって構成され
℃いる。また上記数値実’ＩＴ ”−＝ツ）ＮＥｔＪは
、機能的には、指数モジュール１１． マイクロコード
コントロールユニット１２、タグワード１３．レジスタ
スタック１４゜一時記憶レジスタ１５．アリスメテイツ
クモジユール１６及びプログラマブルシフタ１７等によ
って構成されている。また、８はオペランドキューであ
る。
ロールワード５．スティタスワード（ステータス・ワー
ド）６．データバッファ７、′アドレッシング＆パスト
ランキング９及び例外ポインタｌＯ等によって構成され
℃いる。また上記数値実’ＩＴ ”−＝ツ）ＮＥｔＪは
、機能的には、指数モジュール１１． マイクロコード
コントロールユニット１２、タグワード１３．レジスタ
スタック１４゜一時記憶レジスタ１５．アリスメテイツ
クモジユール１６及びプログラマブルシフタ１７等によ
って構成されている。また、８はオペランドキューであ
る。
このようなマイクロプロセンサの基本的構成は公知であ
る（例えば、前述した［ＩＡＰＸ８６７アミリ・ユーザ
ーズマニュアル」に記載でれている数値データ・プロセ
フす［型名８０８７Ｊに関する記載参照）ので、詳し６
い説明は省略する。
る（例えば、前述した［ＩＡＰＸ８６７アミリ・ユーザ
ーズマニュアル」に記載でれている数値データ・プロセ
フす［型名８０８７Ｊに関する記載参照）ので、詳し６
い説明は省略する。
この実施例では、処理速度の向上とメモリを有効に使う
ために、このマイクロプロセッサに信号端子ＰＯが設け
られるとともに、上記マイクロコードコントロールユニ
ット１２が、上記信号端子ＰＯを介して、上述したマス
タープロセッサＭ、−０ＰＵの信号端子ＰＩへのＴＫ補
信号形成するようにされている。
ために、このマイクロプロセッサに信号端子ＰＯが設け
られるとともに、上記マイクロコードコントロールユニ
ット１２が、上記信号端子ＰＯを介して、上述したマス
タープロセッサＭ、−０ＰＵの信号端子ＰＩへのＴＫ補
信号形成するようにされている。
上記マイクロコードコントロールユニット１２の要部が
第９図に示でれている。
第９図に示でれている。
後で第８図を用いて説明する条件分岐命令語（条件付き
飛越し命令語）における分岐条件ＳＢの内容と、上記ス
ティタスワード（ステータス・ワード）６の内容とが所
定の関係、例えば一致したときに、例えばハイレベル（
又はロウレベル）のＴＫ補信号形成し、不一致のときに
は、ロウレベル（又はハイレベル）のＴＫ補信号形成す
るように、ＰＬＡ方式によって構成されたＲＯＭ（ＩＪ
−ド・オンリー・メモリ）が上記マイクロコードコント
ロールユニット１２内に設けられている。
飛越し命令語）における分岐条件ＳＢの内容と、上記ス
ティタスワード（ステータス・ワード）６の内容とが所
定の関係、例えば一致したときに、例えばハイレベル（
又はロウレベル）のＴＫ補信号形成し、不一致のときに
は、ロウレベル（又はハイレベル）のＴＫ補信号形成す
るように、ＰＬＡ方式によって構成されたＲＯＭ（ＩＪ
−ド・オンリー・メモリ）が上記マイクロコードコント
ロールユニット１２内に設けられている。
すなわち、上記ステータス・ワード６は、各種のコンデ
ィション・コードなどを記憶するための複数の記憶回路
、例えばフリップフロップによって構成されている。こ
の各稲のコンディション・コードなどが、そのときのス
レーブプロセッサの内部状態を表わしている。同図には
、代表として、アンダーフロー・コードＵＥを記憶する
ための記憶回路ＵＥ、オーバーフロー・コードＯＢを記
憶するための記憶回路ＯＥ、ゼロ検出コードＺＥを記憶
するための記憶回路ＺＥが示されている。ＲｏＭは、上
記ステータス・ワード６から出力された上述しｋようた
コンディション・コードなどからなる２値化号パターン
と、分岐条件ＳＢを構成する２値化号パターンとが、所
定の関係、例えば一致したときに、例えばノ・イレベル
（又はロウレベル）のＴＫ補信号形成するようにされ℃
おり、不一致のときに、ロウレベル（又は）・イレベル
）のＴＫ補信号形成するようにされ℃いる。旨い換える
ならば、ステータス・ワードによって表わされているそ
のときのスレーブ・プロセッサ５−ＣＰＵの内部状態と
、分岐条件とが合った場合に７・イレベル（又はロウレ
ベル）のＴＫ補信号形成はれる。
ィション・コードなどを記憶するための複数の記憶回路
、例えばフリップフロップによって構成されている。こ
の各稲のコンディション・コードなどが、そのときのス
レーブプロセッサの内部状態を表わしている。同図には
、代表として、アンダーフロー・コードＵＥを記憶する
ための記憶回路ＵＥ、オーバーフロー・コードＯＢを記
憶するための記憶回路ＯＥ、ゼロ検出コードＺＥを記憶
するための記憶回路ＺＥが示されている。ＲｏＭは、上
記ステータス・ワード６から出力された上述しｋようた
コンディション・コードなどからなる２値化号パターン
と、分岐条件ＳＢを構成する２値化号パターンとが、所
定の関係、例えば一致したときに、例えばノ・イレベル
（又はロウレベル）のＴＫ補信号形成するようにされ℃
おり、不一致のときに、ロウレベル（又は）・イレベル
）のＴＫ補信号形成するようにされ℃いる。旨い換える
ならば、ステータス・ワードによって表わされているそ
のときのスレーブ・プロセッサ５−ＣＰＵの内部状態と
、分岐条件とが合った場合に７・イレベル（又はロウレ
ベル）のＴＫ補信号形成はれる。
なお、このＲＯＭは、上記分岐条件の内容と、ステータ
ス・ワードの内容とを受けて、Ｔ Ｋ信号以外の他の信
号も形成するものである。
ス・ワードの内容とを受けて、Ｔ Ｋ信号以外の他の信
号も形成するものである。
第８図には、上記スレーブプロセッサ５−ｏｐＵ及び上
記マスタープロセッサＭ−ＯＰＵに取り込まれる命令の
一例が示されている。この命令は、特定の条件分岐命令
の一例であって、分岐条件ＳＨの内容と、スレーブプロ
セッサＳ −ＯＰ ｔＪ’のステータス・ワード６の内
容とが一致し１こ場合、すなわち条件が成立した場合（
そのときのスレーブプロセッサ５−ＣＰＵの内部状態と
ｈ岐条件とが適合した場合）、分岐先アドレス１３Ａの
内容にもとづいて決められたアドレスから次の命令を取
り込んで、これを実行し、反対に不一致の場合、すなわ
ち条件不成立の場合（そのときｌ）スレーブプロセッサ
５−ＯＰＵの内部状態と分岐条件とが適合しなかりた場
合）には、この命令の直後のアドレスから次命令を取り
込んで、これな実行する命令である。
記マスタープロセッサＭ−ＯＰＵに取り込まれる命令の
一例が示されている。この命令は、特定の条件分岐命令
の一例であって、分岐条件ＳＨの内容と、スレーブプロ
セッサＳ −ＯＰ ｔＪ’のステータス・ワード６の内
容とが一致し１こ場合、すなわち条件が成立した場合（
そのときのスレーブプロセッサ５−ＣＰＵの内部状態と
ｈ岐条件とが適合した場合）、分岐先アドレス１３Ａの
内容にもとづいて決められたアドレスから次の命令を取
り込んで、これを実行し、反対に不一致の場合、すなわ
ち条件不成立の場合（そのときｌ）スレーブプロセッサ
５−ＯＰＵの内部状態と分岐条件とが適合しなかりた場
合）には、この命令の直後のアドレスから次命令を取り
込んで、これな実行する命令である。
なお、ＢＲは、この命令の種類を表わす２値付号パター
ンによって構成された命令コードである。
ンによって構成された命令コードである。
従りて、この例の命令において、命令コードＢＲの内容
は、特定の条件分岐命令、すなわち条件付き飛越し、命
令を表わす所定の２値付号ハターンになっている。後で
第１Ｏ図を用いて説明するが、上記分岐条件ＳＢの内容
は、主にスレーブプロセッサ５−ＣＰＵで使われ、上記
分岐先アドレスＢＡの内容は、主にマスタープロセッサ
Ｍ−ＯＰＵで使われる。
は、特定の条件分岐命令、すなわち条件付き飛越し、命
令を表わす所定の２値付号ハターンになっている。後で
第１Ｏ図を用いて説明するが、上記分岐条件ＳＢの内容
は、主にスレーブプロセッサ５−ＣＰＵで使われ、上記
分岐先アドレスＢＡの内容は、主にマスタープロセッサ
Ｍ−ＯＰＵで使われる。
次に、第１０図を用いて上記マスタープロセッサＭ−Ｃ
ＰＵと、上記スレーブプロセッサ５−ＣＰＵの動作を説
明する。同図において、（５）はマスタープロセッサＭ
−ＣＰＵ側の動作であり、（ｂｌは。
ＰＵと、上記スレーブプロセッサ５−ＣＰＵの動作を説
明する。同図において、（５）はマスタープロセッサＭ
−ＣＰＵ側の動作であり、（ｂｌは。
スレーブプロセッサ５−ＣＰＵ側の動作である。−まず
、マスタープロセッサＭ −ＯＰ Ｕから出力されたア
ドレス信号によって指示された命令が、ステップＩＭに
おいてマスタープロセッサＭ−ＯＰＵに取り込まれる。
、マスタープロセッサＭ −ＯＰ Ｕから出力されたア
ドレス信号によって指示された命令が、ステップＩＭに
おいてマスタープロセッサＭ−ＯＰＵに取り込まれる。
すなわち、命令がフェッチされる。このとき、スレーブ
プロセッサ５−ＯＰＵでも上記命令が取り込まれる（ス
テップＩＳ）。
プロセッサ５−ＯＰＵでも上記命令が取り込まれる（ス
テップＩＳ）。
取り込まれた命令は、それぞれのプロセッサＭ−ＣＰＵ
、５−ＯＰＵにおいて解読される（ステップＪＭ、ＪＳ
）。
、５−ＯＰＵにおいて解読される（ステップＪＭ、ＪＳ
）。
上記命令が、浮動小数点演算に関する演算命令であって
、マスタープロセッサＭ −ＯＰ Ｕの処理を必要とし
ない命令であった場合、マスタープロセッサＭ−ＯＰＵ
においては、ステップＫＭにおいてそれを判定し又、次
にステップＸの処理を行なう。すなわち、マスタープロ
セッサＭ−ＯＰＵはノーオペレーション動作状態となる
。このとき、スレーブプロセッサ３−ＣＰＵにおいては
、上記命令が演算命令であることをステップに４におい
て判定して、次にステップＷの処理を行なう。すなわち
、ステップＷにおいて、演算命令が実行される。
、マスタープロセッサＭ −ＯＰ Ｕの処理を必要とし
ない命令であった場合、マスタープロセッサＭ−ＯＰＵ
においては、ステップＫＭにおいてそれを判定し又、次
にステップＸの処理を行なう。すなわち、マスタープロ
セッサＭ−ＯＰＵはノーオペレーション動作状態となる
。このとき、スレーブプロセッサ３−ＣＰＵにおいては
、上記命令が演算命令であることをステップに４におい
て判定して、次にステップＷの処理を行なう。すなわち
、ステップＷにおいて、演算命令が実行される。
反対に、上記命令がマスタープロセッサＭ−ＯＰＵに関
する命令、例えばピット操作命令などの場合には、マス
タープロセッサＭ−ＯＰＵにおいて、その命令に対応し
たステップ（図示せず）の処理が行なわれる。これによ
り、ビット操作などが行なわれる。このとき、スレーブ
プロセッサ５−ＯＰＵでは、ステップＹの処理が行なわ
れる。
する命令、例えばピット操作命令などの場合には、マス
タープロセッサＭ−ＯＰＵにおいて、その命令に対応し
たステップ（図示せず）の処理が行なわれる。これによ
り、ビット操作などが行なわれる。このとき、スレーブ
プロセッサ５−ＯＰＵでは、ステップＹの処理が行なわ
れる。
すなわち、スレーブプロセッサ５−ＯＰＵは、ノーオペ
レーション動作状態となる。
レーション動作状態となる。
上記命令が、第８図に示したような特定の条件分岐命令
であった場合、マスタープロセッサＭ−ＣＰＵにおい℃
は、ステップＫＭでそれを判定して、次にステップＬを
実行する。またスレーブプロセッサ３− ＯＰ Ｕにお
いても、ステップＫＳでそれを判定して、次にステップ
Ｒを実行する。
であった場合、マスタープロセッサＭ−ＣＰＵにおい℃
は、ステップＫＭでそれを判定して、次にステップＬを
実行する。またスレーブプロセッサ３− ＯＰ Ｕにお
いても、ステップＫＳでそれを判定して、次にステップ
Ｒを実行する。
すなわち、スレーブプロセッサ５−ＣＰＵでは、まずこ
の命令における分岐条件の内容と、ステータス・ワード
６の内容との比較が行なわれる（ステップＲ）。言い換
えるならば、分岐条件の内容と、ステータス・ワード６
の内容によりて表わされているそのときのスレーブプロ
セッサ５−ＯＰＵの状態との比較が行なわれる。この分
岐条件と、そのときのスレーブプロセッサ５−ＣＰＵの
内部状態とが一致した場合（条件が成立した場合）、ス
レーブプロセッサ５−ＯＰＵでは、ステラ７’Ｔが実行
される。すなわちＴＫ倍信号値を２値付号の１”にする
。言い換えるならば、ＴＫ倍信号電位をハイレベルにす
る。反対に分岐条件と、そのトキのスレーブプロセッサ
５−ＣＰＵの状態とが不一致の場合（条件不成立の場合
）、スレーブプロセッサ５−ｏｐｕでは、ステップＵが
実行される。すなわちＴＫ倍信号値が、２値信刊”０”
に烙れる。言い換えるならば、ＴＫ倍信号電位がロウレ
ベルにされる。次にスレーブプロセッサ５−ＣＰＵでは
、ＴＫ倍信号値が確定したことをマスタープロセッサＭ
−ＣＰＵに伝えるために、ステップ■が実行される。す
なわちタイミング信号ＢＵＳＹがマスタプロセンサＭ
−ＯＰ Ｕに送出される。
の命令における分岐条件の内容と、ステータス・ワード
６の内容との比較が行なわれる（ステップＲ）。言い換
えるならば、分岐条件の内容と、ステータス・ワード６
の内容によりて表わされているそのときのスレーブプロ
セッサ５−ＯＰＵの状態との比較が行なわれる。この分
岐条件と、そのときのスレーブプロセッサ５−ＣＰＵの
内部状態とが一致した場合（条件が成立した場合）、ス
レーブプロセッサ５−ＯＰＵでは、ステラ７’Ｔが実行
される。すなわちＴＫ倍信号値を２値付号の１”にする
。言い換えるならば、ＴＫ倍信号電位をハイレベルにす
る。反対に分岐条件と、そのトキのスレーブプロセッサ
５−ＣＰＵの状態とが不一致の場合（条件不成立の場合
）、スレーブプロセッサ５−ｏｐｕでは、ステップＵが
実行される。すなわちＴＫ倍信号値が、２値信刊”０”
に烙れる。言い換えるならば、ＴＫ倍信号電位がロウレ
ベルにされる。次にスレーブプロセッサ５−ＣＰＵでは
、ＴＫ倍信号値が確定したことをマスタープロセッサＭ
−ＣＰＵに伝えるために、ステップ■が実行される。す
なわちタイミング信号ＢＵＳＹがマスタプロセンサＭ
−ＯＰ Ｕに送出される。
一方、マスタープロセッサＭ−ＯＰＵでは、％に制限さ
れ１ｒいが、まずスレーブプロセッサ５−ＯＰＵで条件
が成立した場合に、実行すべきアドレスの計算が行なわ
れる（ステップＬ）。すなわち、条件が成立したときに
実行すべき命令が記憶されているアドレスを、上記命令
の一部を構成しているところの分岐先アドレスにもとづ
いてめる。次に、スレーブプロセッサ５−ＣＰＵからタ
イミング信号ＢＵＳＹが送出されるまで、マスタープロ
セッサＭ−ＣＰＵはステップＭで待期する。
れ１ｒいが、まずスレーブプロセッサ５−ＯＰＵで条件
が成立した場合に、実行すべきアドレスの計算が行なわ
れる（ステップＬ）。すなわち、条件が成立したときに
実行すべき命令が記憶されているアドレスを、上記命令
の一部を構成しているところの分岐先アドレスにもとづ
いてめる。次に、スレーブプロセッサ５−ＣＰＵからタ
イミング信号ＢＵＳＹが送出されるまで、マスタープロ
セッサＭ−ＣＰＵはステップＭで待期する。
マスタープロセッサＭ−ＯＰＵが、スレーブプロセッサ
５−ＣＰＵから送出されたタイミング信号ＢＵＳＹを受
けると、次にステップＮが実行される。
５−ＣＰＵから送出されたタイミング信号ＢＵＳＹを受
けると、次にステップＮが実行される。
すなわち、記憶回路ＴＫに記憶されている条件分岐フラ
ッグＴＫの値が１″かθ″かのチェックが行なわれる。
ッグＴＫの値が１″かθ″かのチェックが行なわれる。
なお、この記憶回路ＴＫの記憶内容は、ＴＫ信号線を介
して伝えられたＴＫ倍信号２値化号に対応した２値化号
にされている。例えば、上記形成され１こＴＫ倍信号値
が、２値信夛″１”（ハイレベル）であれば、記憶回路
ＴＫ−には２値化号“１”が記憶され、条件分岐フラッ
グＴＫの値は２値化号“１″となっている。これに対し
て、上記ＴＫ倍信号値が、２値付号″０”（ロウレベル
）であれば、上記記憶回路ＴＫには２値付号″０”が記
憶され、条件分岐フラッグＴＫの値は、２値化号″０″
となつ又いる。
して伝えられたＴＫ倍信号２値化号に対応した２値化号
にされている。例えば、上記形成され１こＴＫ倍信号値
が、２値信夛″１”（ハイレベル）であれば、記憶回路
ＴＫ−には２値化号“１”が記憶され、条件分岐フラッ
グＴＫの値は２値化号“１″となっている。これに対し
て、上記ＴＫ倍信号値が、２値付号″０”（ロウレベル
）であれば、上記記憶回路ＴＫには２値付号″０”が記
憶され、条件分岐フラッグＴＫの値は、２値化号″０″
となつ又いる。
ステップＮで、条件分岐フラッグＴ Ｋを調べた結果、
条件分岐フラッグＴＫの値が２値付号″ｌ”になってい
れば、上記命令の条件が成立したものとして、次にステ
ップＯが実行でれる。反対に条件分岐フラッグＴＫの値
が°゛０”になっていれば、上記命令の条件は成立しな
かったものとして、次にステップＰが実行妊れる。
条件分岐フラッグＴＫの値が２値付号″ｌ”になってい
れば、上記命令の条件が成立したものとして、次にステ
ップＯが実行でれる。反対に条件分岐フラッグＴＫの値
が°゛０”になっていれば、上記命令の条件は成立しな
かったものとして、次にステップＰが実行妊れる。
上記ステップ０では、命令ポインタＩＰの値を、先にス
テップＬでめたアドレス値に従った値に書き替えること
が行なわれる。言い換えるならば、上記命令の分岐先ア
ドレスに従ったアドレス値にプログラムカウンタの値が
セットされる。これに対し７て上記ステップＰでは、こ
の命令の次のアドレスから次命令を取り込むために、命
令ポインタＩＰの歩進が行なわれる。言い換えるならば
、プログラムカウンタの歩進が行なわれる。
テップＬでめたアドレス値に従った値に書き替えること
が行なわれる。言い換えるならば、上記命令の分岐先ア
ドレスに従ったアドレス値にプログラムカウンタの値が
セットされる。これに対し７て上記ステップＰでは、こ
の命令の次のアドレスから次命令を取り込むために、命
令ポインタＩＰの歩進が行なわれる。言い換えるならば
、プログラムカウンタの歩進が行なわれる。
この後、マスターブロセクサＭ＝ＣＰＵ内の命令ポイン
タＩＰＫ書き込まれているアドレス信号に従ったアドレ
ス信号によって指示された命令が、再び上述したステッ
プＩＭ及び■Ｓにおいて、マスタープロセッサＭ−ＯＰ
Ｕ及びスレーブプロセッサ５−ＣＰＵに取り込まれる。
タＩＰＫ書き込まれているアドレス信号に従ったアドレ
ス信号によって指示された命令が、再び上述したステッ
プＩＭ及び■Ｓにおいて、マスタープロセッサＭ−ＯＰ
Ｕ及びスレーブプロセッサ５−ＣＰＵに取り込まれる。
以上、上述したのと同様な処理が繰り返される。
これにより、上記のように条件が成立した場合には、上
記ステップＯにおいてその値が書き替えられた命令ポイ
ンタＩＰによっ又間接的あるいは直接的に指示されたア
ドレスから初まるプログラムが実行され、上記のように
条件が成立しなかった場合には、上記ステップＰにおい
℃歩進された命令ポインタＩＰによって間接的あるいは
直接的に指示されたアドレスから初まるプログラムが実
行される。
記ステップＯにおいてその値が書き替えられた命令ポイ
ンタＩＰによっ又間接的あるいは直接的に指示されたア
ドレスから初まるプログラムが実行され、上記のように
条件が成立しなかった場合には、上記ステップＰにおい
℃歩進された命令ポインタＩＰによって間接的あるいは
直接的に指示されたアドレスから初まるプログラムが実
行される。
以上の説明からも判るように、上記条件分岐命令を構成
するところの分岐条件は、主にスレーブプロセッサ５−
ＣＰＵで使われ、分岐先アドレスは、主にマスタープロ
セッサＭ−ＣＰＵで使われる。また命令コードは、その
命令の種類を識別するために両プロセッサで使われる。
するところの分岐条件は、主にスレーブプロセッサ５−
ＣＰＵで使われ、分岐先アドレスは、主にマスタープロ
セッサＭ−ＣＰＵで使われる。また命令コードは、その
命令の種類を識別するために両プロセッサで使われる。
なお、第１０図に示されている特定の条件分岐命令（条
件付き飛越し命令）に関するフローにおいて、ジャンプ
先アドレスの決定を行なうステップＬでの処理は、アド
レス加算回路Σ等を使うことによって比較的簡単に実現
できる。またフラッグＴＫの値のチェックは、論理演算
回路ＡＬＵ等を使うことによって比較的簡単に行なうこ
とができる。また、第１０図に示されているような特定
の条件分岐命令の追加は、マスタープロセッサにおいて
は、上記フローの動作が行なえるように、制御回路４な
どに対し、て適当な機能の迫力１１あるいは機能を変更
することによって実現できるし、スレーブプロセッサに
おいても、上記フローの動作が行なえるように、マイク
ロコードコントロールユニット１２などに対して適当な
機ｉ泪の追加あるいは機能を変更することによって実現
できる。また、上述したタイミング信号ＢＵＳＹなどは
、従来使われていたものを流用することができる（前述
した文献参照）。
件付き飛越し命令）に関するフローにおいて、ジャンプ
先アドレスの決定を行なうステップＬでの処理は、アド
レス加算回路Σ等を使うことによって比較的簡単に実現
できる。またフラッグＴＫの値のチェックは、論理演算
回路ＡＬＵ等を使うことによって比較的簡単に行なうこ
とができる。また、第１０図に示されているような特定
の条件分岐命令の追加は、マスタープロセッサにおいて
は、上記フローの動作が行なえるように、制御回路４な
どに対し、て適当な機能の迫力１１あるいは機能を変更
することによって実現できるし、スレーブプロセッサに
おいても、上記フローの動作が行なえるように、マイク
ロコードコントロールユニット１２などに対して適当な
機ｉ泪の追加あるいは機能を変更することによって実現
できる。また、上述したタイミング信号ＢＵＳＹなどは
、従来使われていたものを流用することができる（前述
した文献参照）。
次に、上記第４図に示されているシステムを利用し、て
、特に制限されないが、ある数Ｘの平方根をめる場合に
ついて説明する。
、特に制限されないが、ある数Ｘの平方根をめる場合に
ついて説明する。
第１１図には、ある数Ｘの平方根をめる場合の流れ図が
示づれている。
示づれている。
この例では、スレーブプロセッサ５−ＣＰＵによって、
Ｘ＝（Ａ＋２）／２の浮動小数点演算が、ステップＡＡ
において行なわれ、次に同じくスレーブプロセッサ５−
ＣＰＵによつＣ１〇二（Ａ’／ＸＩＸ）／２の浮動小数
点演算がステップＡＢにおいて行なわれる。
Ｘ＝（Ａ＋２）／２の浮動小数点演算が、ステップＡＡ
において行なわれ、次に同じくスレーブプロセッサ５−
ＣＰＵによつＣ１〇二（Ａ’／ＸＩＸ）／２の浮動小数
点演算がステップＡＢにおいて行なわれる。
上述したステータス・ワード６を構成する各記憶回路の
記憶内容は、このステップＡＩ３におい１行なわれた演
算によって生じたスレーブプロセッサ す５−ＣＰＵの内＃状態を表わす。従って、このステー
タス・ワード６を構成する各記憶回路の記憶内容を調べ
ることによって、上記ステップＡＢでの演算の結果、変
数Ｃの値がゼロよりも大きくなったかどうかを知ること
ができる。
記憶内容は、このステップＡＩ３におい１行なわれた演
算によって生じたスレーブプロセッサ す５−ＣＰＵの内＃状態を表わす。従って、このステー
タス・ワード６を構成する各記憶回路の記憶内容を調べ
ることによって、上記ステップＡＢでの演算の結果、変
数Ｃの値がゼロよりも大きくなったかどうかを知ること
ができる。
そこで、変数Ｃの値がゼロよりも大きくなったときに、
上記第９図に示でれているＲＯＭからハイレベル（２値
化号“１″）のＴＫ倍信号出力されるように、そのとき
のステータス・ワード６の出力信号に適合した２値付号
パ〃−ンを分岐条件として持ち、後で述べるステップＡ
Ｅの処理を実行するためのプログラムが記憶修れ又いる
アドレスを間接的に指示するアドレスをその分岐先アド
レスとし℃持つ上述したような特定の条件分岐命令が用
意され、次のステップＡＣにおいて実行される。
上記第９図に示でれているＲＯＭからハイレベル（２値
化号“１″）のＴＫ倍信号出力されるように、そのとき
のステータス・ワード６の出力信号に適合した２値付号
パ〃−ンを分岐条件として持ち、後で述べるステップＡ
Ｅの処理を実行するためのプログラムが記憶修れ又いる
アドレスを間接的に指示するアドレスをその分岐先アド
レスとし℃持つ上述したような特定の条件分岐命令が用
意され、次のステップＡＣにおいて実行される。
これにより、上記ステップＡＬ３での演算の結果、変数
Ｃの値がゼロよりも大きくなった後、ステップＡＣが実
行されると、マスタープロセッサＭ−ＣＰ、Ｕ内の記憶
回路ＴＫには、２値化号”１”が記憶される。これによ
って、次に、マスタープロセッサＭ−ＣＰＵは、上述し
た条件が成立したものとして、ステップＡＥの処理、例
えば、ある数Ｘの平方根をめる演算が終了したことを示
す処理を実行する。これに対して、ステップＡＢでの＠
算の結果、上記分岐条件が成立しなかった場合には、上
６己スレーフ゛フ゛ロセソサ５−ＣＰＵからロウレベル
（０” ）のＴＫ（ｉ号が、マスタープロセッサＭ−Ｃ
ＰＵに伝えられる。これにより、上記記憶回路′ＰＫに
は２値化号“′０”の条件分岐フラッグＴＫが記憶され
ろ。この結果、マスタープロセッサＭ−ＯＰＵば、上記
第１０図に示されているように、次の命令のアドレスを
指示して、これを実行する。この例では、スレー ブプ
ロセノサ５−ＯＰＵＫＸ＝Ｘ＋０の演算を行なわせるス
テップＡＤが実行される。′その後、再び上記ステップ
ＡＩ３が実行され、以後、上述したような処理が繰り返
される。
Ｃの値がゼロよりも大きくなった後、ステップＡＣが実
行されると、マスタープロセッサＭ−ＣＰ、Ｕ内の記憶
回路ＴＫには、２値化号”１”が記憶される。これによ
って、次に、マスタープロセッサＭ−ＣＰＵは、上述し
た条件が成立したものとして、ステップＡＥの処理、例
えば、ある数Ｘの平方根をめる演算が終了したことを示
す処理を実行する。これに対して、ステップＡＢでの＠
算の結果、上記分岐条件が成立しなかった場合には、上
６己スレーフ゛フ゛ロセソサ５−ＣＰＵからロウレベル
（０” ）のＴＫ（ｉ号が、マスタープロセッサＭ−Ｃ
ＰＵに伝えられる。これにより、上記記憶回路′ＰＫに
は２値化号“′０”の条件分岐フラッグＴＫが記憶され
ろ。この結果、マスタープロセッサＭ−ＯＰＵば、上記
第１０図に示されているように、次の命令のアドレスを
指示して、これを実行する。この例では、スレー ブプ
ロセノサ５−ＯＰＵＫＸ＝Ｘ＋０の演算を行なわせるス
テップＡＤが実行される。′その後、再び上記ステップ
ＡＩ３が実行され、以後、上述したような処理が繰り返
される。
このように、条件分岐命令の分岐条件が成立したか否か
が、信号、ＷＴＫを介してスレーブプロセッサ５−ＣＰ
ＵからマスタープロセッサＭ−ＯＰＵＶｒ−直ちに伝え
られるため、処理の高速化を図ることができる。すなわ
ち、分岐動作の実行に移行するときなどの処理を高速に
行なうことができる。
が、信号、ＷＴＫを介してスレーブプロセッサ５−ＣＰ
ＵからマスタープロセッサＭ−ＯＰＵＶｒ−直ちに伝え
られるため、処理の高速化を図ることができる。すなわ
ち、分岐動作の実行に移行するときなどの処理を高速に
行なうことができる。
〔実施例３〕
上記実施例１では、フラッグレジスタＦＬＧに新らたに
条件分岐フラッグＴＫを記憶するための記憶回路ＴＫを
設けたが、上記記憶回路ＴＫを設けずに上述した特定の
条件分岐命令において、上記信号端子ＰＩの電位を調べ
るようにする。
条件分岐フラッグＴＫを記憶するための記憶回路ＴＫを
設けたが、上記記憶回路ＴＫを設けずに上述した特定の
条件分岐命令において、上記信号端子ＰＩの電位を調べ
るようにする。
すなわち、第３図において、ステップＣで信号端子Ｐ′
Ｉの電位がハイレベル（「１”）かロウレベル（０”）
かを調べ、例えばハイレベル（“°１”）のときに条件
が成立したものとして、次にステップＦ柾実行し、ロウ
レベルじＯ”）のときに条件不成立として、次にステッ
プＥを実行する。
Ｉの電位がハイレベル（「１”）かロウレベル（０”）
かを調べ、例えばハイレベル（“°１”）のときに条件
が成立したものとして、次にステップＦ柾実行し、ロウ
レベルじＯ”）のときに条件不成立として、次にステッ
プＥを実行する。
このようにすれば、条件分岐フラッグＴＫを記憶するた
めの記憶回路ＴＫを新らたに７ラソグレジスタＦＬＧに
設ける必要が無くなるため、旨集積化が図れる。
めの記憶回路ＴＫを新らたに７ラソグレジスタＦＬＧに
設ける必要が無くなるため、旨集積化が図れる。
〔実施例４〕
上記実施例２では、マスタープロセッサｔ−０ＰＵに条
件分岐フラッグＴＫを記憶するレジスタ（記憶回路）を
新らたに設けたが、スレーブプロセッサ５−ＣＰＵ側、
つまり、第９図に示されているＰＬＡの出力側に同様な
フラッグ用レジスタを設ける。すなわち、ＰＬＡから出
力されｒｓ Ｔ Ｋ信号が記憶されるレジスタをスレー
ブプロセッサ５−ＣＰＵに設ける。この場合、第１０図
に示されている動作において、ステップ１１又はＵで、
このレジスタにＰＬＡからＴＫ倍信号セ・ソトされる。
件分岐フラッグＴＫを記憶するレジスタ（記憶回路）を
新らたに設けたが、スレーブプロセッサ５−ＣＰＵ側、
つまり、第９図に示されているＰＬＡの出力側に同様な
フラッグ用レジスタを設ける。すなわち、ＰＬＡから出
力されｒｓ Ｔ Ｋ信号が記憶されるレジスタをスレー
ブプロセッサ５−ＣＰＵに設ける。この場合、第１０図
に示されている動作において、ステップ１１又はＵで、
このレジスタにＰＬＡからＴＫ倍信号セ・ソトされる。
このようにすることにより、マスタープロセッサＭ−Ｃ
ＰＵ側には、条件分岐７ラソグＴＫを記憶するためのレ
ジスタを設けても設けなくてもよい。従って、マスター
プロセッサの島集積化を図ることが可能となる。
ＰＵ側には、条件分岐７ラソグＴＫを記憶するためのレ
ジスタを設けても設けなくてもよい。従って、マスター
プロセッサの島集積化を図ることが可能となる。
〔効 果１
（１）、マイクロプロセッサに信号端子を設けるととも
に、この信号端子の電位に従って条件分岐を行なう特定
の条件分岐命令（条件付き飛越し命令）を追加すること
により、この特定の条件分岐命令ｔ［って、マイクロプ
ロセッサ外の状態を監視してその状態に応じた情報処理
を直ちに行なうことができるという効果が得られる。こ
の機能は、特定の状態に対応して緊急な処理動作を必要
とする各種の情報処理において、直ちに高速に応答でき
るから便利なものとなる。
に、この信号端子の電位に従って条件分岐を行なう特定
の条件分岐命令（条件付き飛越し命令）を追加すること
により、この特定の条件分岐命令ｔ［って、マイクロプ
ロセッサ外の状態を監視してその状態に応じた情報処理
を直ちに行なうことができるという効果が得られる。こ
の機能は、特定の状態に対応して緊急な処理動作を必要
とする各種の情報処理において、直ちに高速に応答でき
るから便利なものとなる。
（２）、マイクロプロセッサの命令として、マイクロプ
ロセッサの内部状態がある条件になっているかどうかを
調べる条件命令を追加して、この（ミ件が成立（あるい
は不成立）のときに、それをマイクロプロセッサの信号
端子を介して外部に伝えろようにしたことにより、マイ
クロプロセッサの内部状態をこの命令によって外部から
調べることができるという効果が得られる。この機能は
、マイクロプロセッサが情報処理を行なっている途中の
状態を容易に外部へ知らせることができるから便利なも
のである。
ロセッサの内部状態がある条件になっているかどうかを
調べる条件命令を追加して、この（ミ件が成立（あるい
は不成立）のときに、それをマイクロプロセッサの信号
端子を介して外部に伝えろようにしたことにより、マイ
クロプロセッサの内部状態をこの命令によって外部から
調べることができるという効果が得られる。この機能は
、マイクロプロセッサが情報処理を行なっている途中の
状態を容易に外部へ知らせることができるから便利なも
のである。
（３）、所定の信号端子に供給された信号に従つ又、条
件分岐を行なう特定の条件分岐命令が命令と（、。
件分岐を行なう特定の条件分岐命令が命令と（、。
て追加されたマスタープロセッサと、その内部状態があ
る条件に適合し−こいるかどうかを調べる特定の条件命
令を有し、この条件が成立し、たとき（あるいは条件が
成立しなかつ１．−とぎ）、所定の信号端子から上記マ
スターフロセッサの上記所定の信号端子に信閃を出力″
′４−るスレーブプロセッサとを用いて、スレーブプロ
セッサの内↑１ｂ状態が、ある条件になったとき（ある
いはある・条件にならなかったとぎ）１分岐する苧件分
岐命令を伴う処理、例えば浮動小数点演算処理を行ｌ、
ｆうように１．７たことにより、少ブＺい命令で、あた
かもマスタープロセッサの中に上記浮動小数点演算機能
を持たせたかのような動作を行ｆｃうので、その高速処
理動作を実現できるという効果か得られる。
る条件に適合し−こいるかどうかを調べる特定の条件命
令を有し、この条件が成立し、たとき（あるいは条件が
成立しなかつ１．−とぎ）、所定の信号端子から上記マ
スターフロセッサの上記所定の信号端子に信閃を出力″
′４−るスレーブプロセッサとを用いて、スレーブプロ
セッサの内↑１ｂ状態が、ある条件になったとき（ある
いはある・条件にならなかったとぎ）１分岐する苧件分
岐命令を伴う処理、例えば浮動小数点演算処理を行ｌ、
ｆうように１．７たことにより、少ブＺい命令で、あた
かもマスタープロセッサの中に上記浮動小数点演算機能
を持たせたかのような動作を行ｆｃうので、その高速処
理動作を実現できるという効果か得られる。
（４）、２つのマイクロプロセッサにより条件命令を伴
う浮動小数点演算動作を行なう場合、必安な信号を直接
スレーブプロセッサ５−ＣＰＵからマスタープロセッサ
Ｍ−ＣＰＵに伝えるようにすることによって、１つの命
令によりあたかもマスタープロセフすＭ−ＯＰＵＯ中に
上記浮動小数点演算機能を持たせたかのような動作を行
なうので、その高速処理動作を実現できるという効果が
得られる。ちなみに、上記従来の方式に比べて、処理時
間を約１／４と大幅に短縮できるものとなる。
う浮動小数点演算動作を行なう場合、必安な信号を直接
スレーブプロセッサ５−ＣＰＵからマスタープロセッサ
Ｍ−ＣＰＵに伝えるようにすることによって、１つの命
令によりあたかもマスタープロセフすＭ−ＯＰＵＯ中に
上記浮動小数点演算機能を持たせたかのような動作を行
なうので、その高速処理動作を実現できるという効果が
得られる。ちなみに、上記従来の方式に比べて、処理時
間を約１／４と大幅に短縮できるものとなる。
（５）、所定の信号端子に供給された信号に従っ℃条件
分岐を行なう特定の条件分岐命令が命令として追加され
た第１のマイクロプロセッサと、その内るいは条件が成
立しなかったとき）、所定の信号端子から上記第１のマ
イクロプロセッサの所定の信号端子に信号を出力する第
２のマイクロプロセッサとを用いて、第２のマイクロプ
ロセッサの内部状態が、ある条件になったとき（あるい
はある条件にならなくなったとき）、分岐する条件分岐
命令を伴う処理、例えば浮動小数点演算処理を行この発
明は、単体のマイクロプロセッサ及び複数のマイクロプ
ロセッサからなる並列処理による情報処理システムに広
く利用できるものである。
分岐を行なう特定の条件分岐命令が命令として追加され
た第１のマイクロプロセッサと、その内るいは条件が成
立しなかったとき）、所定の信号端子から上記第１のマ
イクロプロセッサの所定の信号端子に信号を出力する第
２のマイクロプロセッサとを用いて、第２のマイクロプ
ロセッサの内部状態が、ある条件になったとき（あるい
はある条件にならなくなったとき）、分岐する条件分岐
命令を伴う処理、例えば浮動小数点演算処理を行この発
明は、単体のマイクロプロセッサ及び複数のマイクロプ
ロセッサからなる並列処理による情報処理システムに広
く利用できるものである。
第１図は、この発明の一実施例を示すマイクロプロセッ
サのブロック図、 第２図は、第１図のマイクロプロセッサのフラッグレジ
スタＦＬＧの構成を示す図、 第３図は、第１図のマイクロプロセッサの動作を説明す
るための図、 第４図は、この発明の他の一実施例を示すブロック図、 第５図は、この発明の他の一実施例を示すマイクロプロ
セッサのブロック図、 第６図は、第５図に示ζ九ているマイクロプロセッサの
フラグレジスタの構成を示す図、第７図は、この発明の
更に他の一実施例を示すマイクロプロセッサのブロック
図、 第８図は、命令の構成を示す図、 第９図は、−１記第７図に示されているマイクロプロセ
ッサの構成を説明するための図、第１０図は、第５図及
び第７図に示されているマイクロプロセッサの動作を説
明するための図、第１１図は、第５図及び第７図に示さ
れ℃いるマイクロプロセッサの動作を説明するための図
である。 ＯＰＵ・・・マイクロプロセッサ、創＝−４は１子＝Ｌ
Ｕ・・・算術論理演算ユニット、ＡＯＯ・・・アキュム
レータ、ＦＦ・・・アキュムレータラッチ、Ｒ１・・・
一時レジスタ、ＦＬＧ・・・フラグフリップフロップ、
ＢＯＤ・・・１０進補正、ＯＰＲ・・・命令レジスタ、
０Ｐ−ＤＯＲ・・・命令テコーダとマシンサイクルエン
コーダ、Ｔｏ・・・タイミングと制御回路、Ｒ１ないし
Ｒ８・・・汎用ワーキングレジスタ及び一時レジスタ、
ＳＰ・・・スタックポインタ、ＰＣ・・・プログラムカ
ウンタ、ＡＤ・・・インクリメンタ／デクリメンタとア
ドレスラッチ、ＳＬ・・・レジスタ選択回路、ＭＰＸ・
・・マルチプレクサ、Ｍ−ＯＰＵ・・・マスタープロセ
ッサ、５−ＯＰＵ・・・スレーブプロセッサ、ＲＡＭ・
・・ランダム・アクセス・メモリ。 第１０図 第１１ｒ”’１
サのブロック図、 第２図は、第１図のマイクロプロセッサのフラッグレジ
スタＦＬＧの構成を示す図、 第３図は、第１図のマイクロプロセッサの動作を説明す
るための図、 第４図は、この発明の他の一実施例を示すブロック図、 第５図は、この発明の他の一実施例を示すマイクロプロ
セッサのブロック図、 第６図は、第５図に示ζ九ているマイクロプロセッサの
フラグレジスタの構成を示す図、第７図は、この発明の
更に他の一実施例を示すマイクロプロセッサのブロック
図、 第８図は、命令の構成を示す図、 第９図は、−１記第７図に示されているマイクロプロセ
ッサの構成を説明するための図、第１０図は、第５図及
び第７図に示されているマイクロプロセッサの動作を説
明するための図、第１１図は、第５図及び第７図に示さ
れ℃いるマイクロプロセッサの動作を説明するための図
である。 ＯＰＵ・・・マイクロプロセッサ、創＝−４は１子＝Ｌ
Ｕ・・・算術論理演算ユニット、ＡＯＯ・・・アキュム
レータ、ＦＦ・・・アキュムレータラッチ、Ｒ１・・・
一時レジスタ、ＦＬＧ・・・フラグフリップフロップ、
ＢＯＤ・・・１０進補正、ＯＰＲ・・・命令レジスタ、
０Ｐ−ＤＯＲ・・・命令テコーダとマシンサイクルエン
コーダ、Ｔｏ・・・タイミングと制御回路、Ｒ１ないし
Ｒ８・・・汎用ワーキングレジスタ及び一時レジスタ、
ＳＰ・・・スタックポインタ、ＰＣ・・・プログラムカ
ウンタ、ＡＤ・・・インクリメンタ／デクリメンタとア
ドレスラッチ、ＳＬ・・・レジスタ選択回路、ＭＰＸ・
・・マルチプレクサ、Ｍ−ＯＰＵ・・・マスタープロセ
ッサ、５−ＯＰＵ・・・スレーブプロセッサ、ＲＡＭ・
・・ランダム・アクセス・メモリ。 第１０図 第１１ｒ”’１
Claims (1)
- 【特許請求の範囲】 １、特定の条件分岐命令の実行により、外部から与えら
れた信号レベルに従って条件分岐先を決定する機能を付
加したことを特徴とするマイクロプロセッサ。 ２、上記マイクロプロセッサは、マスタープロセッサを
構成し、上記外部から与えられる（Ｎ号は、上記マスタ
ープロセッサと同期して動作するスレーブプロセッサに
よって形成式れるものであることを特徴とする特許請求
の範囲第１項記載のマイクロプロセッサ。 ３ 上記マスタープロセッサとスレーブプロセッサとは
、並列形態にプログラム命令を受け、それぞれのプログ
ラム命令に従ってそれぞれの情報処理を分担し、て実行
するものであることを特徴とする特許請求の範囲第２項
記載のマイクロプロセッサ。 ４、上記スレーブプロセッサは、浮動小数点演算動作を
分担し、条件付き浮動小数点演算命令の実行に従った上
記信号レベルをマスタープロセッサに伝えるものである
ことを特徴とする特許請求の範囲第３項記載のマイクロ
プロセッサ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58134317A JPH081604B2 (ja) | 1983-07-25 | 1983-07-25 | マイクロプロセッサ |
| KR1019840004088A KR920010335B1 (ko) | 1983-07-25 | 1984-07-12 | 마이크로프로세서 및 그것을 사용한 정보처리 장치. |
| US07/565,195 US5041969A (en) | 1983-07-25 | 1990-08-09 | Microprocessor and data processor using the former |
| US07/727,091 US5165033A (en) | 1983-07-25 | 1991-07-09 | Microprocessor and data processor using the former |
| US07/957,394 US5426742A (en) | 1983-07-25 | 1992-10-07 | Microprocessor for supplying branch condition indicating signal in response to execution of conditional branch instruction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58134317A JPH081604B2 (ja) | 1983-07-25 | 1983-07-25 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6027030A true JPS6027030A (ja) | 1985-02-12 |
| JPH081604B2 JPH081604B2 (ja) | 1996-01-10 |
Family
ID=15125473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58134317A Expired - Lifetime JPH081604B2 (ja) | 1983-07-25 | 1983-07-25 | マイクロプロセッサ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5041969A (ja) |
| JP (1) | JPH081604B2 (ja) |
| KR (1) | KR920010335B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63240664A (ja) * | 1987-03-27 | 1988-10-06 | Masahiro Sowa | 高速処理計算機 |
| EP0414811A1 (en) * | 1988-05-03 | 1991-03-06 | Wang Laboratories | MICROPROCESSOR WITH EXTERNAL CONTROL MEMORY. |
| EP1038787A1 (en) | 1999-03-23 | 2000-09-27 | Je Long International Co., Ltd. | Easy-to-open recyclable envelope |
| JP2002073327A (ja) * | 2000-08-29 | 2002-03-12 | Pacific Design Kk | データ処理ユニット、データ処理装置およびデータ処理ユニットの制御方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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