JPS6027024A - Arithmetic device - Google Patents
Arithmetic deviceInfo
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- JPS6027024A JPS6027024A JP58134586A JP13458683A JPS6027024A JP S6027024 A JPS6027024 A JP S6027024A JP 58134586 A JP58134586 A JP 58134586A JP 13458683 A JP13458683 A JP 13458683A JP S6027024 A JPS6027024 A JP S6027024A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディジタル信号処理に用いられる演算装置に
関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to an arithmetic device used in digital signal processing.
従来例の構成とその問題点
近年、ディジタル信号処理の手法はＬＳＩ化が可能であ
り、高精度化が可能である等々の特徴から多くの注目を
集めるようになった。一方、ディジタル信号処理の特徴
として、いわゆる積和演算があげられる。Conventional Structures and Their Problems In recent years, digital signal processing techniques have attracted a lot of attention because of their ability to be implemented in LSI and to achieve high precision. On the other hand, a feature of digital signal processing is the so-called sum-of-products operation.
この積和演算を高速に行うため、従来から第″１図に示
す様な演算装置が用いられている。１は二つの入力ｘ、
ｙの間で乗算を行う乗算器であり、２及び３は入力ラッ
チである。４は乗算器１の出力と、後述のアキュムレー
タ６の出力との加算を行う加算器であり、６及び７は入
力ラッチである。In order to perform this product-sum operation at high speed, an arithmetic device as shown in Figure 1 has conventionally been used.
It is a multiplier that performs multiplication between y, and 2 and 3 are input latches. 4 is an adder that adds the output of multiplier 1 and the output of accumulator 6, which will be described later, and 6 and 7 are input latches.
５は加算器４の出力を蓄えるアキュムレータである。ま
た、一般に数体系としては、固定小数点で負数は２の補
数で表現される系を用いる事が多いので、本例もこの系
を用いるものとする。5 is an accumulator that stores the output of the adder 4. Furthermore, as a number system, a fixed-point number system is often used in which negative numbers are expressed as two's complements, so this example will also use this system.
以上のように構成された従来の演算装置について、以下
その動作を説明する。The operation of the conventional arithmetic device configured as described above will be described below.
乗算器１の出力は入力ラッチ７を経て加算器４の一方の
入力に接続されている。また、加算器４の出力はアキュ
ムレータ５に蓄えられるが、アキュムレータ６の出力は
加算器４のもう一つの入力に入カラソチ６全通して接続
されている。そこで乗算器１と加算器４とをパイプライ
ン動作させてをめる際、各ステップで、乗算器１でｘｎ
ｙｎをめ、並行して加算器４で入カラソチ７に存在する
ｘｎ−’ｌ ＊７ｎ、と入カラソチ６に存在するｘｌｙ
ｉをめることができる。The output of the multiplier 1 is connected to one input of the adder 4 via an input latch 7. Further, the output of the adder 4 is stored in an accumulator 5, and the output of the accumulator 6 is connected to another input of the adder 4 through the input column 6. Therefore, when performing pipeline operation of multiplier 1 and adder 4, at each step, multiplier 1
In parallel, the adder 4 calculates xn-'l *7n, which exists in the input column 7, and xly, which exists in the input column 6.
I can put an i.
しかしながら、ここで”ｉｐＴ／ｉｔΣｘｉ７ｉ 等の
値は有限ビット長で表現されなければならない事及び乗
算器１の出力のビット長は乗９器１の二つの入力のビッ
ト長の和になる事に注目する必敷がある。However, it should be noted here that values such as ipT/itΣxi7i must be expressed with a finite bit length, and the bit length of the output of multiplier 1 is the sum of the bit lengths of the two inputs of multiplier 1. There is a must.
例えば、今、乗算器１の二つの入力が第２図（−）に示
すように１６ビツトで表現されているとする。For example, assume that the two inputs of multiplier 1 are represented by 16 bits as shown in FIG. 2 (-).
普通一般に、第２図（→に示すようなデータの小数点と
しては符号ビットである最上位ビットの右にあると考え
る。そこで入力データとしては、−１から１未満の範囲
の値が扱える。一方、この時の乗算器１の出力は第２図
（ｂ）に示すように３２ビツトとなるっここで符号ビッ
トとなる最上位ビットは第２図（ａ）の場合と異り２１
となっている。これは乗算器１の入力が共に−１の時
には出力が１（−２°）とな９、この時２１が符号十を
表現するためである。乗算器１の出力を最大限に利用す
るためには、加算器４は３２ビツト加算を行う必要があ
る。しかし一般には乗算器１の出力である３２ビツト長
のデータの中で下位のビットは沢山の誤差が含まれてい
る事、及び３２ビツトの加算器はハードウェア上規模が
大きくなる事等の理由により、上位の十数ビットのみを
加算するのが普通である。丑だ、第２図（ｂ）で、２′
が示すビットは（−１）Ｘ（−１）の乗算を行った時に
のみ必要となるビットであるので、乗算器１の出力のこ
のビットは一般には無視される。そこで加算器４を今２
０ビットとすると、乗％’、 ’ｅ、ｉ １の出力の中
で、第２図（ｂ）で−で示した２０ビツトが加算器４０
入力となる。Generally speaking, the decimal point of data as shown in Figure 2 (→) is considered to be to the right of the most significant bit, which is the sign bit. Therefore, as input data, values in the range of -1 to less than 1 can be handled. , the output of multiplier 1 at this time is 32 bits as shown in FIG. 2(b).The most significant bit, which is the sign bit, is 21 bits, unlike in the case of FIG. 2(a).
It becomes. This is because when the inputs of the multiplier 1 are both -1, the output is 1 (-2°) 9, and in this case 21 represents the sign 10. In order to make maximum use of the output of multiplier 1, adder 4 must perform 32-bit addition. However, in general, the lower bits of the 32-bit long data output from multiplier 1 contain many errors, and the 32-bit adder requires a large hardware scale. Therefore, it is common to add only the upper ten or so bits. Ox, in Figure 2 (b), 2'
Since the bit indicated by is a bit required only when multiplication by (-1) x (-1) is performed, this bit of the output of multiplier 1 is generally ignored. So adder 4 is now 2
Assuming that the bit is 0, the 20 bits indicated by - in FIG.
It becomes input.
しかしここでオーバフローという問題を考える必要があ
る。１．Σ Ｘ、７ｉを第１図に示す演算装置１＝０
でめる場合、乗算結果のｘｉＹｉが異る１で、正及び負
の値をとる時は、加算器４内でオーツ（フローが発生す
る事は比較的少ない。そこでこの時は従来の様に乗算器
１の出力、今の１劾合２０ビットを加算器４の演算ビッ
ト長とする事により、加算器４のもつ最大加算精度で加
算できる９、シかし、この場合においてもオーバフロー
が発生した時にをめる時には ｘｉ Ｏ値は必ず正であ
るので、加算器４内でオーバフローが発生する恐れは十
分にある。However, here we need to consider the problem of overflow. 1. When calculating Σ There is relatively little to do.Therefore, in this case, by setting the output of multiplier 1, the current 20 bits per match, as the operation bit length of adder 4, the maximum addition precision of adder 4 can be used. However, even in this case, since the xiO value is always positive when overflow occurs, there is a good chance that an overflow will occur in the adder 4.
さらに、従来の様に乗算器１の出力の中で２′の桁を無
視すると、Ｘ工＝ｙ、−−１という状態か起った時に乗
算器１の出力は＋１ではなく−１となり、従ってそれ以
降アキュムレータ６の内容は無意味なものとなる。Furthermore, if we ignore the 2' digit in the output of multiplier 1 as in the past, when the state of X = y, -1 occurs, the output of multiplier 1 will be -1 instead of +1, Therefore, the contents of accumulator 6 become meaningless from then on.
寸だ、乗算器１を整数型、すなわち、入力データの各ビ
ットの重みを第２図（Ｃ）に示す様に扱いだい事がある
。そこで乗算器１の出力の各ビットの重みは、第２図（
ｄ）に示す様になる。ところが、全乗算器１の出力の中
で、加勢、器４に接続されているのは口で示したビット
たけである。従って、整数型の乗算を１−１９時には、
乗算器１の入力としては、第２図（ｅ）に示した形にす
る必要があり取扱いが非常に面倒となる。In some cases, the multiplier 1 may be of an integer type, that is, the weight of each bit of input data may be treated as shown in FIG. 2(C). Therefore, the weight of each bit of the output of multiplier 1 is shown in Fig. 2 (
The result will be as shown in d). However, among all the outputs of the multiplier 1, only the bits indicated above are connected to the booster 4. Therefore, when integer type multiplication is 1-19,
The input to the multiplier 1 needs to be in the form shown in FIG. 2(e), making handling very troublesome.
発明の目的
本発明の目的は、上記従来の問題を解消するもので、
（１）−１から１未満の数体系で積和演算を行うモード
。OBJECTS OF THE INVENTION An object of the present invention is to solve the above-mentioned conventional problems. (1) A mode for performing sum-of-products operations in a number system from -1 to less than 1.
（２） オーバフローを生じにくい形で積和を行うモー
ド。(2) A mode in which the sum of products is performed in a manner that does not easily cause overflow.
（鴻 整数型の乗算を行うモード。(Ko: A mode that performs integer type multiplication.
の３種類のモードを簡易に実現できる演算装置を提供す
ることを目的とする０
発明の構成
本発明は、上記の目的を達成するため、二つの入力の積
をめる乗算器と、前記乗算器の出力を任意ビット数分算
術シフトを行うバレルシフタと、前記バレルシフタの出
力と後述のアキュムレータの出力とを加算する加算器と
、前記加算器の出力を蓄えるアキュムレータと、前記ベ
レルンフタにシフト数を与えるレジスタとを備えたこと
を特長とするものであり、バレルシフタで乗算器の出力
の算術シフトを行う事により、上述した３種類のモード
を実現することができる利点を有する。SUMMARY OF THE INVENTION In order to achieve the above object, the present invention provides a multiplier that multiplies two inputs, and a multiplier that multiplies two inputs. a barrel shifter that performs arithmetic shifting of the output of the converter by an arbitrary number of bits; an adder that adds the output of the barrel shifter and the output of an accumulator (described later); an accumulator that stores the output of the adder; and a shift number that is applied to the Bereln shifter. It is characterized by having a register, and has the advantage that the three types of modes described above can be realized by performing arithmetic shifting of the output of the multiplier using a barrel shifter.
実施例の説明
以下、本発明の一実施例について図面を参照しながら説
明する。第３図は本発明の一実施例における演算装置の
・）１４成を示すものである。第３図において、３１は
二つの１６ビツト長のデータＸ。DESCRIPTION OF EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 3 shows the configuration of the arithmetic unit in one embodiment of the present invention. In FIG. 3, 31 indicates two pieces of 16-bit data X.
ｙの間で乗算を行い３２ビット長の結果を出力する乗算
器であり、３２及び３３は１６ビソト長の入力ラッチで
ある。３４は後述のバレルシフタ３８出力と、後述のア
キュムレータ３５の出力との加算を行う処理幅が２０ビ
ツトの加算器であυ、３６及び３７は２ｏビツト長の入
力ラッチである。This is a multiplier that performs multiplication between y and outputs a 32-bit long result, and 32 and 33 are 16-bit long input latches. Numeral 34 is an adder with a processing width of 20 bits for adding the output of a barrel shifter 38, which will be described later, and the output of an accumulator 35, which will be described later. Numerals 36 and 37 are input latches with a length of 20 bits.
３５は加算器３４の出力を蓄える２０ビツト長のアキュ
ムレータである。３８はバレル７フタであυ、乗算器３
１の出力である３２ビツト長のデータを任意ビット数分
だけ算術シフトを行い、さらに２０ビツト長のデータの
みを入力ラッチ３７に出力スル。３９ｉＪ：バレルシフ
タ３８がシフトスベキヒツト数を保持しているレジスタ
である。35 is a 20-bit long accumulator that stores the output of the adder 34. 38 is barrel 7 lid υ, multiplier 3
Arithmetic shift is performed on the 32-bit length data that is the output of 1 by an arbitrary number of bits, and only the 20-bit length data is output to the input latch 37. 39iJ: This is a register in which the barrel shifter 38 holds the shift frequency number.
以上の様に構成された本実施例の演算装置について以下
その動作を説明する。The operation of the arithmetic device of this embodiment configured as described above will be explained below.
先ず、−１から１未満の数体系で積和を行うモードにつ
いて述べる。乗算器３１に第４図（ａ）に示す入力を与
えると第４図（ｂ）に示す出力が得られる。First, a mode for performing sum-of-products in a number system from -1 to less than 1 will be described. When the input shown in FIG. 4(a) is given to the multiplier 31, the output shown in FIG. 4(b) is obtained.
この時、シフト数レジスタ３９には○を予め設定してお
く。その結果、第４図（ｃ）に示すように乗算器３１出
力の内２°〜２１９の重みをもつビットのみが加算器３
４に入力される。そこで従来通りの積和演算が行われる
。At this time, ◯ is set in the shift number register 39 in advance. As a result, as shown in FIG. 4(c), only bits having a weight of 2° to 219 out of the output of the multiplier 31 are sent to the adder 31.
4 is input. Therefore, the conventional sum-of-products calculation is performed.
次に、オーバフローを生じにくい形で積和を行うモード
について述べる。今、積和演算の途中あるいは最終のデ
ータが−６から６未満の範囲の値をとる恐れがあるとす
る。この時には、予めレジスタ３９に−３を設定してお
く。その結果、乗算器３１の出力は右に３ビット算術／
フトされ、第４図（ｄ）に示すように２−１６の重みを
もつビットを最下位ビットとして加算器３４に入力され
る。すなわち加算器３４は−６から未満のデータが扱え
る事になυ、従ってオーバーフローは全く生じない。ま
た、乗算器３１の入力が共に−１の時にも乗算結果は正
しく使用される。Next, a mode in which the sum of products is performed in a manner that does not easily cause overflow will be described. Assume now that there is a possibility that data in the middle or at the end of the product-sum calculation may take a value in the range from -6 to less than 6. At this time, -3 is set in the register 39 in advance. As a result, the output of multiplier 31 is 3-bit arithmetic/
The bits having a weight of 2 to 16 are input to the adder 34 as the least significant bits, as shown in FIG. 4(d). In other words, the adder 34 can handle data from -6 to less than υ, so no overflow occurs at all. Further, even when both inputs of the multiplier 31 are -1, the multiplication result is correctly used.
最後に整数型の乗算を行うモードについて、述べる。こ
の時には、予めレジスタ３９に＋１１を設定し、まだ乗
算器３１０入カデータとして第６図（→に示す形のデー
タを与える。その結果、乗算器３１の出力は第５図（ｂ
）に示すものとなるがシフト数レジスタ３９に」−１１
が設定しであるのでバレルシフタ３８で左に１１ビット
シフトが行われ、加算器３４に送られるデータは、第５
図（Ｃ）に示すように乗算器３１の最下位ビットが正し
く、加算器３４の最下位ビットとなる。従って従来の様
に第２図（ｅ）に示すように入力データの桁合せをする
必要は全くなく取扱いが非常に簡単となる０発明の効果
本発明の演算装置は、乗算器と、前記乗算器の出力を任
意ビット数分算術シフトを行うバレル７フタと、前記バ
レルシフタの出力と後述のアキュムレータの出力とを加
算する加算器と、前記加算器の出力を蓄えるアキュムレ
ータと、前記バにルシフタにシフト数を与えるレジスタ
とを備え、このレジスタに適切な値を設定する事により
、乗算器の出力の中から所望のビット列を切出し、これ
を加算器の入力とすることができる。そしてレジスタに
設定する値により、
（１）−１から１未満の数体系で積和演算を行うモード
。Finally, we will discuss the mode for performing integer type multiplication. At this time, +11 is set in the register 39 in advance, and data in the form shown in FIG.
) is shown in shift number register 39.
is set, the barrel shifter 38 performs an 11-bit shift to the left, and the data sent to the adder 34 is the fifth
As shown in FIG. 3C, the least significant bit of the multiplier 31 is correct and becomes the least significant bit of the adder 34. Therefore, there is no need to perform digit alignment of input data as shown in FIG. a barrel 7 lid for arithmetic shifting the output of the converter by an arbitrary number of bits; an adder for adding the output of the barrel shifter and the output of an accumulator to be described later; an accumulator for accumulating the output of the adder; By setting an appropriate value in this register, a desired bit string can be extracted from the output of the multiplier and used as input to the adder. Then, depending on the value set in the register, (1) A mode in which sum-of-products operations are performed in a number system from -1 to less than 1.
（呻 オーバーフローが生じにくい数体系で積和演算を
行うモード。(Moan) A mode that performs sum-of-products operations in a number system that does not easily cause overflow.
（′４ 整数型の乗算を行うモード。('4 Mode for performing integer type multiplication.
の３つのモードが簡単に実現できる。そして第２のモー
ドは従来とは異なりオーバフローを考える必要がないの
で、信号処理演算には大きな効果をもたらす。また、−
１Ｘ−１の乗算も扱えるようになる。また第３の羊−ド
では、従来とは異なリ、乗算器入力の桁を調整する必要
がないので、乗算器入力の取扱いが大変簡単となるなど
の利点を有するものである。These three modes can be easily realized. Unlike the conventional mode, the second mode does not require consideration of overflow, and therefore has a great effect on signal processing operations. Also, -
You will also be able to handle 1X-1 multiplication. Further, in the third mode, there is no need to adjust the digits of the multiplier input, which is different from the conventional method, so that the multiplier input can be handled very easily.
第１図は従来の演算装置のブロック図、第２図は従来装
置におけるデータ列を示す図、第３図は本発明の一実施
例の演算装置を示すブロック図、第４図及び第６図は本
発明の一実施例におけるデータ列を示す図である。
３１・・・・・・乗算器、３４・・・・・・加算器、３
５・・・・・・アキュムレータ、３８・・・・・・バレ
ルシフタ、３９・・・・・レジスタ。FIG. 1 is a block diagram of a conventional arithmetic device, FIG. 2 is a diagram showing data strings in the conventional device, FIG. 3 is a block diagram showing an arithmetic device of an embodiment of the present invention, and FIGS. 4 and 6 FIG. 2 is a diagram showing a data string in an embodiment of the present invention. 31... Multiplier, 34... Adder, 3
5...Accumulator, 38...Barrel shifter, 39...Register.
Claims (1)
意ビット数分算術シフトを行うバレルシフタと、前記バ
レルシフタの出力が一方の入力端に加えられる加算器と
、前記加算器の出力を蓄えるアキュムレータと、前記バ
レルシフタにシフト数を指示するレジスタとを具（＋ｌ
ｆ＋ Ｌ 、上記加算器は他方の入力端に上記アキュム
レータの出力を加え、前記バレルシフタと前記アキュム
レータの出カケ加算するように構成したことを特徴とす
る演算装置。a multiplier that multiplies two inputs; a barrel shifter that performs arithmetic shifting of the output of the multiplier by an arbitrary number of bits; an adder to which the output of the barrel shifter is added to one input terminal; and an output of the adder. and a register for instructing the barrel shifter to the number of shifts (+l
f+ L. An arithmetic device characterized in that the adder is configured to add the output of the accumulator to the other input terminal, and add the outputs of the barrel shifter and the accumulator.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58134586A JPS6027024A (en) | 1983-07-22 | 1983-07-22 | Arithmetic device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58134586A JPS6027024A (en) | 1983-07-22 | 1983-07-22 | Arithmetic device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6027024A true JPS6027024A (en) | 1985-02-12 |
| JPH0519170B2 JPH0519170B2 (en) | 1993-03-16 |
Family
ID=15131835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58134586A Granted JPS6027024A (en) | 1983-07-22 | 1983-07-22 | Arithmetic device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027024A (en) |
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| US8376076B2 (en) | 2010-02-18 | 2013-02-19 | Kawasaki Jukogyo Kabushiki Kaisha | Device storage apparatus for railway vehicle |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201809913A (en) * | 2006-09-01 | 2018-03-16 | 日商尼康股份有限公司 | Movable body drive method and movable body drive system, pattern formation method and apparatus, exposure method and apparatus, and device manufacturing method |
-
1983
- 1983-07-22 JP JP58134586A patent/JPS6027024A/en active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0519170B2 (en) | 1993-03-16 |
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