JPS60261368A - Controller for inverter - Google Patents
Controller for inverterInfo
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- JPS60261368A JPS60261368A JP59114845A JP11484584A JPS60261368A JP S60261368 A JPS60261368 A JP S60261368A JP 59114845 A JP59114845 A JP 59114845A JP 11484584 A JP11484584 A JP 11484584A JP S60261368 A JPS60261368 A JP S60261368A
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- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
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Abstract
Description
【発明の詳細な説明】
(イ)産業上の利用分野
本発明は三相ブリッジを構成する複数のスイッチング素
子の0N−OFF制御に係り、特にこの、制御を各々の
素子の0N−OFFの組合せ状態とこの維持時間とに基
づいて行なえるようKしたものである。Detailed Description of the Invention (a) Industrial Application Field The present invention relates to ON-OFF control of a plurality of switching elements constituting a three-phase bridge. It is designed so that it can be performed based on the state and the maintenance time.
(ロ)従来技術
一般に従来のインバータ装置は複数のスイッチング素子
(例えばトランジスタやサイリスタ等)をブリッジ状に
構成し、このスイッチング素子の0N−OFF状態を制
御することKよって直流を単相または三相の出力に変換
していた。(B) Prior art In general, conventional inverter devices configure multiple switching elements (for example, transistors, thyristors, etc.) in a bridge shape, and control the ON-OFF states of these switching elements to convert direct current into single-phase or three-phase was converting to the output of
例えば、このスイッチング素子の一周期分の0N−OF
F信号を記憶素子に記憶し、この信号を順次読み出して
スイッチング素子の0N−OFFを制御する例を第9図
、第10図に基づいて説明すると、第9図は直流電源(
1)&C6個のスイッチング用のトランジスタ(2)乃
至(力をブリッジ状に接続し端子(財)、閏、Wから三
相出力が得られるようKしたインバータ回路図である。For example, 0N-OF for one period of this switching element
An example of storing the F signal in a storage element and sequentially reading out this signal to control ON-OFF of a switching element will be explained based on FIGS. 9 and 10. FIG. 9 shows a DC power supply (
1) This is an inverter circuit diagram in which six switching transistors (2) and (2) are connected in a bridge configuration so that a three-phase output can be obtained from the terminals, jumps, and W.
トランジスタ(2)乃至(力は夫々ペース端子(3)、
(ト)、圀、■、■、■を有しHレベル電圧が与えられ
た時にON(通電状態)となるものである。第10図は
端子(3)、(ト)、(Z)、■、■、(凶に与えられ
るHレベル電圧の状態を示したアドレス対応図であり、
−例として端子囚に与えるHレベル信号の状態のみをP
WM方式に基づいてめて記載しであるが、他の端子に与
えるHレベル信号は同様なため省略する。アドレス0〜
5110間には1〜10HzlC用いる信号が記憶され
、アドレス512〜1023の間には11〜20HzI
C用いる信号が記憶されている。以下、同様に各周波数
域に用いる信号が記憶されている。これは端子(財)、
閏、Wに接続される負荷の駆動特性に合わせたものであ
り、負荷の駆動特性が一定ならば、いずれか一つの周波
数域に対する信号のみが記憶してあれば良いものである
。すなわち1〜10Hzの出力を端子(財)、凹、Wか
ら必要とする時にはアドレスなO〜511まで順次指定
してトランジスタ(2)乃至(力の端子図、(至)、(
Z)、■、■、(のへの制御信号を得る。この場合アド
レスO〜511で一周期となるため、アドレスを指定す
るクロックの周期は適当に設定する必要がある。Transistors (2) to (power is connected to the pace terminal (3), respectively)
It has (g), , , , , , and becomes ON (energized state) when an H level voltage is applied. FIG. 10 is an address correspondence diagram showing the states of H level voltages applied to terminals (3), (g), (Z),
-For example, only the state of the H level signal given to the terminal is P.
Although this is described based on the WM method, the H level signals applied to other terminals are the same and will therefore be omitted. Address 0~
Between addresses 5110 and 1023, 1 to 10 Hz IC signals are stored, and between addresses 512 to 1023, 11 to 20 Hz IC signals are stored.
C The signal used is stored. Below, signals used for each frequency range are similarly stored. This is a terminal (goods),
This is matched to the driving characteristics of the load connected to the leap and W, and if the driving characteristics of the load are constant, it is sufficient to store only the signal for one of the frequency ranges. In other words, when an output of 1 to 10 Hz is required from terminals, concave, W, address O to 511 are sequentially specified and transistors (2) to (power terminal diagram, (to), (
Obtain control signals for Z), ■, ■, and (. In this case, addresses O to 511 constitute one cycle, so the cycle of the clock that specifies the address must be set appropriately.
このようにトランジスタ(2)乃至(7)に対するスイ
ッチング信号は一周期分記憶素子に記憶されていて、こ
のため各周波数毎に一周期分の信号を記憶1 □6に、
よ多量。ゎ憶素□4量ヶあ要81、あう。In this way, the switching signals for transistors (2) to (7) are stored in the storage element for one period, and therefore, one period of signals for each frequency is stored in the storage elements 1 to 6.
A lot.ゎMemory element □ 4 quantities 81, yes.
出力信号の分解能を上げるためにはさらに記憶素子の容
量を増加させる必要があるものであった。In order to improve the resolution of the output signal, it was necessary to further increase the capacity of the storage element.
以上のような問題点を解消するために特開昭57−46
677号公報に記載されているような方法が考えられた
。In order to solve the above problems, Japanese Unexamined Patent Publication No. 57-46
A method such as that described in Publication No. 677 was considered.
この方法によると、第11図(a)K示すような三相交
流の負の部分を位相反転器等によって反転すると第11
図(b)のような正の波形のみKなる。この第11図(
b)の波形は電気角60 で分割し、第1、第■、第■
、・・・とすると、UlV、W相の違いはあるものの全
く同一波形となる。これらの波形は各区分の中間即ち1
点鎖線で示す位置でも前後対称となる。According to this method, if the negative part of the three-phase alternating current as shown in FIG.
Only the positive waveform shown in Figure (b) is K. This figure 11 (
The waveform of b) is divided by 60 electrical degrees and divided into 1st, 2nd, 2nd
, . . ., the waveforms are exactly the same, although there are differences in the UlV and W phases. These waveforms are in the middle of each section, i.e. 1
The position shown by the dotted chain line is also symmetrical.
この波形を30 ずらせて重ね合せると、第11図(C
)のような6個の特性Do 、D+ 、Dt、Da 、
D4 、Dsになる。これは逆にいえば第11図<C)
の特性を組合せること罠より理想的な交流波形とするこ
とができることを意味する。即ちU相を得るに・はO〜
30 ではD0特性を、30〜60 ではり、特性を、
60〜90 ではり。When these waveforms are superimposed with a shift of 30 degrees, Figure 11 (C
) such as Do, D+, Dt, Da,
D4 becomes Ds. Conversely, this means Figure 11<C)
Combining the characteristics of traps means that a more ideal AC waveform can be obtained. That is, to obtain the U phase, O~
30 is the D0 characteristic, 30 to 60 is the characteristic,
60-90.
特性を、90〜120 ではD5特性を、120〜15
0 ではD4tVj性Y’150 〜180”’C−は
D3%性を順次選択すれば正の半波正弦波を連続的に取
り出すことができる。次K]80’〜360 までの負
の波形を得るKは上記方法で選択された波形を位相転換
すれば完全な正弦波とすることができる。この正弦波は
、位相を1200ずつずらせば、即ち上記特性を任意に
選択すれは理想的な三相交流に戻すことができる。characteristics, 90-120, D5 characteristics, 120-15
0, D4tVj characteristics Y'150 ~ 180'''C- can be successively extracted by selecting D3% characteristics sequentially. Negative waveforms from next K]80' to 360 The obtained K can be made into a perfect sine wave by changing the phase of the waveform selected by the above method.This sine wave can be made into an ideal sine wave by shifting the phase by 1200, that is, by arbitrarily selecting the above characteristics. It can be converted back to phase current.
それ故に三相正弦波は上述のよ5VCO0〜3o0の角
度の中に選択された6個の特性によって表わすことがで
きる。このことは、これらの特性を記憶しておけは三相
制御信号として使用1−ることかできるものであった。Therefore, the three-phase sine wave can be represented by six characteristics selected within the angle of 5VCO0 to 3o0 as described above. This means that if these characteristics are memorized, they can be used as three-phase control signals.
以上のようなインバータ装置は三相正弦波の一部を記憶
しているため分解能との兼合いから記憶素子の容量の縮
少化には限界があるものであった。Since the inverter device described above stores a portion of the three-phase sine wave, there is a limit to reducing the capacity of the storage element due to resolution considerations.
←j 発明の目的
斯る問題点に鑑み5本発明は記1.は索子の容量を最小
限に抑制したインバータ制御装置を提供するものである
。←j Purpose of the Invention In view of the above problems, the present invention is as described in 1. The present invention provides an inverter control device that minimizes the capacity of the cable.
に)発明の構成
本発明のインバータ制御装置は複数のスイッチング素子
を用いて構成する三相ブリッジ部と、このスイッチング
素子の0N−OFFの組合せ状態を記憶する記憶部と、
この0N−OFFの組合せ状態を維持させる維持時間を
定める演算部と、この維持時間を計時するタイマ部と、
前記ON −0FFの組合せ状態とこのタイマ部の計時
動作とを用いて連続1−たPWM出力を前記スイッチン
グ素子へ出力してインバータ装置の小型化を図ったもの
である。B) Structure of the Invention The inverter control device of the present invention includes a three-phase bridge section configured using a plurality of switching elements, a storage section that stores the ON-OFF combination state of the switching elements,
a calculation unit that determines the maintenance time for maintaining this ON-OFF combination state; a timer unit that measures this maintenance time;
The inverter device is miniaturized by outputting a continuous 1-PWM output to the switching element using the ON-0FF combination state and the timing operation of the timer section.
(ホ)実施例
以下本発明の実施例を第1図乃至第8図に基づいて説明
すると、先づ第1図は第9図に示したと同じインバータ
回路へ与えるPWM方式の制御信号をめるための説明図
であり、図中(C)は搬送波、(M、)、(M2)、(
M、)は位相が夫々120ずれた変調波であり、(搬送
波の周波数)/(変調波の周波数)=(3の奇数倍)の
関係がある。(E) Embodiment Below, the embodiment of the present invention will be explained based on FIGS. 1 to 8. First, FIG. 1 shows a PWM control signal to be applied to the same inverter circuit as shown in FIG. 9. (C) in the figure is a carrier wave, (M,), (M2), (
M, ) are modulated waves whose phases are shifted by 120, and the relationship is (frequency of carrier wave)/(frequency of modulated wave)=(odd multiple of 3).
(Xo)は搬送波(c)と変調波(Ml)とを比較する
ことKよって得られるトランジスタ(2)のスイッチン
グ信号、(yo)は搬送波(clと変調波(M、)とを
比較することによって得られるトランジスタ(3)のス
イッチング信号、(20)は搬送波(C)と変調波(M
3)とを比較することによって得られるトランジスタ(
4)のスイッチング信号、尚トランジスタ(5)、(6
)、(7)のスイッチング信号(又。)、(YO)、(
zo)はスイッチング信号(Xo)、(yo)、(20
)を夫々反転してめ得るため説明は省略する。(Xo) is the switching signal of the transistor (2) obtained by comparing the carrier wave (c) and the modulated wave (Ml), and (yo) is the comparison of the carrier wave (cl) and the modulated wave (M, ). The switching signal of the transistor (3) obtained by (20) is the carrier wave (C) and the modulation wave (M
3) obtained by comparing the transistor (
4) switching signal, transistors (5) and (6)
), (7) switching signals (also.), (YO), (
zo) are switching signals (Xo), (yo), (20
) can be obtained by inverting each of them, so the explanation will be omitted.
ここで第1図の三相交流は第1図中のO〜300区間の
成分(変調波(M、)、(M、)、(M3)の一部)を
適当に合成してO〜360 分の三相交流を形成するこ
とができる。また、搬送波(c)と変調波(M、)、(
M、)、(M3)との比較によって得られるスイッチン
グ信号(Xo)、(Yo) 、(Zo)についても同じ
ことが成立する。0°〜30°区間のスイッチング信号
(XO)、(Yo、)、(zo)の;) 信号波形を夫
々(Xl)、(Yl)、(Zl)とすると、30〜60
区間の信号波形(X、)、(Y、)、(Z、)は夫々
、信号波形(zl)を逆から読んだ波形、信号波形(X
、)を逆から読んだ波形に対応している。以下このよう
に信号波形(XI)、(YI)、(Z、)を6逆から読
んだり”、6反転させたり”などの変換を行なうことK
より一周期分(0〜360 )のスイッチング信号(X
o)、(Yo)、(Zo)を得ることかできる。Here, the three-phase AC in Figure 1 is obtained by appropriately combining the components in the O~300 section (parts of the modulated waves (M, ), (M, ), and (M3)) in the O~360 interval. A three-phase alternating current can be formed. Also, carrier wave (c) and modulated wave (M, ), (
The same holds true for the switching signals (Xo), (Yo), and (Zo) obtained by comparison with M, ), and (M3). If the signal waveforms of the switching signals (XO), (Yo,
The signal waveforms (X,), (Y,), and (Z,) in the sections are the waveforms obtained by reading the signal waveform (zl) from the opposite direction, and the signal waveforms (X,), respectively.
, ) corresponds to the waveform read from the reverse. Below, convert the signal waveforms (XI), (YI), (Z,) by reading them from the reverse direction or inverting them by 6.
The switching signal (X
o), (Yo), and (Zo) can be obtained.
第2図は(搬送波の周波数)/(変調波の周波数)=2
7とした場合の第1図における0〜30区間の拡大図で
ある。図中第1図と同一構成要素は同一符号を付し説明
は省略する。第2図に示すように信号波形(Xl)、(
yl)、(Zl)の状態が切換る区間をそれぞれ(To
)乃至(Tit) とすると、トランジスタ(2)乃至
(7)の0N−OFF状態は第3図のようKなる。尚、
第2図における区間(’rat)は搬送波と変調波との
電圧比を変化させた場合にも常に小さな時間しか取らな
い。従ってこのO〜30 の区間では微少時間となるた
め省略してもインバータの動作には問題が生じないため
、以下の説明ではこの区間(Tit)を省略して説明す
る。この区間CTo)、(T、)、(Ta) 、 (T
a)においてトランジスタ(2)乃至(力の0N−OF
Fの組合せ状態は同一であり、また区間(’rl )、
(T?)、(’rat)もトランジスタ(2)乃至(7
)の0N−OFFの組合せも同一であり、同様に区間(
’rs)、(’re)、(T、)、(’r++)、区間
(T4)、(T+o)も同一である。従ってトランジス
タ(2)乃至(7)の0N−OFF状態はこのよ5に4
種類の組合せ状態で構成することができる。Figure 2 shows (frequency of carrier wave)/(frequency of modulating wave) = 2
7 is an enlarged view of the section 0 to 30 in FIG. 1; Components in the figure that are the same as those in FIG. As shown in Fig. 2, the signal waveform (Xl), (
yl) and (Zl), respectively (To
) to (Tit), the ON-OFF state of the transistors (2) to (7) becomes K as shown in FIG. still,
The interval ('rat) in FIG. 2 always takes a small amount of time even when the voltage ratio between the carrier wave and the modulated wave is changed. Therefore, since this interval from 0 to 30 is a minute time, omitting it will not cause any problem in the operation of the inverter, so this interval (Tit) will be omitted in the following explanation. This interval CTo), (T,), (Ta), (T
In a), transistor (2) to (power 0N-OF
The combination states of F are the same, and the interval ('rl),
(T?) and ('rat) are also transistors (2) to (7).
) are also the same combination of 0N-OFF, and similarly the interval (
'rs), ('re), (T,), ('r++), interval (T4), and (T+o) are also the same. Therefore, the 0N-OFF states of transistors (2) to (7) are 5 to 4.
It can be configured in a combination of types.
このようにトランジスタ(2)乃至(力の0N−OFF
の組合せの状態は所定数に限られるので、トランジスタ
(2)乃至(7)の取り得る0N−OFF (ONを1
.OFFなOとする)の組合せ状態を整理すると第4図
に示すようになる。この図において状態(0)乃至(力
はトランジスタ(2)乃至(力の作動の基本的な組合せ
状態である。尚、トランジスタ(5)、(6)、(力の
0N−OFF状態はトランジスタ(2)、(3)、(4
)の0N−OFF状態の反転状態を取るものとしている
。また状態(8)乃至(2鄭マデノトタイム状態を示し
℃いる。例えば第3図の区間(To)→(T、)に切換
る時トランジスタの組合せ状態は第4図の状態(0)か
ら状態(6)へ切換わる。具体的にはトランジスタ(4
)がON→OFFになり、トランジスタ(7)が0FF
−+ONになる点に変化が生じる。この時デッドタイム
状態がなければ、この切換り時においてトランジスタ(
4)、(力が同時にON状態となってインバータ回路に
短絡が生じトランジスタ(4)、〜(7)カ破損するこ
とがある。これはトランジスタ(4)、(7)のスイッ
チング特性に基づくものであり、主に0N−OFF状態
へ移行する時の時間的な動作遅れによる。従って、状態
(0)から状態(6)へ切換る時にプツトタイム状態(
8)を用いて状態(0)→プツトタイム状態(8)→状
態(6)とすればトランジスタ(4)、(7)の短絡は
なくなりこの問題は解消される。(第5図の区間O〜6
0 参照)また、トランジスタ(2)乃至(力のスイッ
チング特性を放電回路の付加等で改良すればこのような
プツトタイム状態は不要となる。In this way, from transistor (2) to (power 0N-OFF)
Since the combination of states is limited to a predetermined number, the possible states of transistors (2) to (7) are 0N-OFF (ON is 1).
.. When the combination states of (assumed to be OFF (O)) are summarized, they become as shown in FIG. In this figure, states (0) to (force are the basic combination states of operation of transistors (2) to (force). In addition, transistors (5), (6), (ON-OFF states of force are transistors (2) to (force). 2), (3), (4
) is assumed to be the inverted state of the 0N-OFF state. In addition, the state (8) to (2) indicates the time state.For example, when switching from the interval (To) to (T,) in Fig. 3, the combination state of the transistors changes from the state (0) in Fig. 4 to the state ( 6).Specifically, the transistor (4)
) turns from ON to OFF, and transistor (7) turns OFF.
-A change occurs at the point where it becomes +ON. If there is no dead time condition at this time, the transistor (
4) (If the power is turned ON at the same time, a short circuit may occur in the inverter circuit, causing damage to transistors (4) and (7). This is based on the switching characteristics of transistors (4) and (7). This is mainly due to the time delay when transitioning to the 0N-OFF state.Therefore, when switching from state (0) to state (6), the put-time state (
8) to change state (0) -> put-time state (8) -> state (6), the short circuit between transistors (4) and (7) will disappear and this problem will be solved. (Section O~6 in Figure 5
Also, if the switching characteristics of the transistors (2) and (2) are improved by adding a discharge circuit or the like, such a put-time state will become unnecessary.
このような状態(0)乃至(力及びプツトタイム状態(
8)乃至(ハ)を組合せれば一周期分の0N−OFFの
組合せ状態を得ることができる。このよう圧してめた一
周期分のトランジスタ(2)乃至(力の0N−OFFの
組合せ状態の例を第5図に示す。この図は第3図に示し
た30区間ずつ12区間に分割した60区間分、すなわ
ち60区間を24区間に分割して示したものである。尚
、区間(*)はプツトタイム状態である。Such a state (0) to (force and put-time state (
By combining 8) to (c), it is possible to obtain an ON-OFF combination state for one cycle. Figure 5 shows an example of the combination state of 0N-OFF of the transistor (2) for one cycle of pressure applied in this way. The figure shows 60 sections, that is, 60 sections divided into 24 sections. Note that the section (*) is a put-time state.
第6図は第5図に示した各区間(0)乃至(財)の維持
時間〔ゲットタイム状態(約数十μ(sec))を含む
〕を表わしたものである。また、先にも述べたように一
周期分の出力波形は0〜30 区間の波形で表わすこと
ができ、さらにこれを倍にしたO〜60区間は30を境
にして各区間の維持時間と対称である。すなわち区間(
0)乃至0を逆に区間(13乃至(0)と並べると区間
a3乃至Q4ヲ得ることができる。FIG. 6 shows the maintenance time of each section (0) to (goods) shown in FIG. 5 [including the get time state (approximately several tens of microseconds)]. In addition, as mentioned earlier, the output waveform for one period can be expressed as a waveform in the 0 to 30 interval, and furthermore, the 0 to 60 interval, which is doubled, is the maintenance time of each interval after 30. It is symmetrical. That is, the interval (
0) to 0 can be reversely arranged with the interval (13 to (0)) to obtain the interval a3 to Q4.
従って、O〜30 区間の夫々の維持時間が定まれば一
周期分の各区間の維持時間も定まるものである。尚、第
6図は出力周波数が20〜120Hzまで4Hz毎に別
個に記載しである。これはこの維持時間の合計で一周期
の時間すなわち周波数が決まるので各周波数毎罠維持時
間を設定する必螢があるからである。Therefore, if the maintenance time of each section from 0 to 30 is determined, the maintenance time of each section for one cycle is also determined. In addition, in FIG. 6, the output frequency is shown separately for every 4 Hz from 20 to 120 Hz. This is because the total time for one cycle, that is, the frequency, is determined by the total maintenance time, so it is necessary to set the trap maintenance time for each frequency.
従って、第4図に示すようなトランジスタ(2)乃至(
力の0N−OFFの組合せ状態を記憶部に記憶し、かつ
第6図に示すような維持時間を演算部で算出できるよう
Kすれば、この0N−OFFの組合せ状態を読み出し、
維持時間を演算することでトランジスタ(2)乃至(力
の0N−OFF状態を制御することができるものである
。Therefore, transistors (2) to (2) as shown in FIG.
If the combination state of 0N-OFF of the force is stored in the storage section and the maintenance time as shown in Fig. 6 is calculated by the calculation section, this combination state of 0N-OFF is read out
By calculating the sustain time, it is possible to control the ON-OFF state of the transistor (2).
例えば、周波数が20Hzの出力を得る場合、第7図に
基づいて説明すると、先づ区間T0では第4図第5図に
基づいて記憶部の区間(0)よりトランジスタ(2)乃
至(力の0N−OFFの組合せ状態を読み出しさらに演
算部に設定されている初期値(130)をタイマに設定
する。従って、このタイマがタイムアツプするまでの間
この状態が維持される。尚、この区間(0)の終りの所
定時間はデッドタイム状態となり、次の区間(11へト
ランジスタ(2)乃至(7)の0N−OFF状態が切換
る時のトランジスタ(2)乃至(力の破損を防止してい
る。次にタイマがタイムアツプすると、区間(1)VC
おけるトランジスタ(2)乃至(力の0N−OFFの状
態を記憶部から読み出し、維持時間は演算部に設定され
ている初期値(668)を用いてトランジスタ(2)乃
至(7)の0N−OFF状態を制御するものである。次
に周波数が24Hzの出力を得る場合、区間(0)では
第4図及び第5図に基づいて記憶部の区間(0)よりト
ランジスタ(2)乃至(力の0N−OFFの組合せ状態
を読み出しさらに演算部に設定されている初期値(13
0)をタイマに設定する。従って、このタイマがタイム
アンプするまでの間この状態が維持される。次にタイマ
がタイムアツプすると、区間(1)4Cおけるトランジ
スタ(21乃至(力の0N−OFFの状態を記憶部から
読み出し、維持時間は演算部に設定されている初期値(
668)から”668−154(所定数)=514”の
演算を行ない、この結果の維持時間(514)をタイマ
にセットし℃トランジスタ(2)乃至(7)の0N−O
FF状態を制御する。以下、区間(4)、(7)、(l
I、圓、a択(17)、(2)、(ハ)の時にのみ初期
値より所定数(154)減算する演算を行なって維持時
間をめるものである。次に周波数が28Hzの出力を得
る場合は演算部の所定数な′264″とし、初期値から
減算して維持時間をめトランジスタ(2)乃至(7)の
0N−OFF状態を制御する。以下夫々の周波数毎に異
なる所定数を定め、特定の区間の維持時間を演算してめ
るものである。このようにトランジスタ(2)乃至(7
)の0N−OFF状態と維持時間との組合せを順次切換
えれば連続したスイッチング信号を得ることができるも
のである。For example, when obtaining an output with a frequency of 20 Hz, the explanation will be based on FIG. 7. First, in the section T0, based on FIG. 4, FIG. The combination state of 0N-OFF is read and the initial value (130) set in the arithmetic unit is set in the timer. Therefore, this state is maintained until the timer times out. ) becomes a dead time state, and when the 0N-OFF state of transistors (2) to (7) is switched to the next section (11), transistors (2) to (2) to (2) are prevented from being damaged. .Next, when the timer times up, section (1) VC
The 0N-OFF state of the transistors (2) to (7) is read from the memory section, and the initial value (668) set in the calculation section is used for the maintenance time. Next, when obtaining an output with a frequency of 24 Hz, in interval (0), transistor (2) to (power The combination state of 0N-OFF is read out and the initial value (13
0) to the timer. Therefore, this state is maintained until the timer completes the time amplification. Next, when the timer times up, the 0N-OFF state of the transistor (21 to
668), perform the calculation "668-154 (predetermined number) = 514", set the maintenance time (514) of this result in the timer, and set the 0N-O of the ℃ transistors (2) to (7).
Controls the FF state. Below, sections (4), (7), (l
The maintenance time is calculated by subtracting a predetermined number (154) from the initial value only when I, round, a selections (17), (2), and (c) are selected. Next, when obtaining an output with a frequency of 28 Hz, the predetermined number of calculation units is set to ``264'', and the maintenance time is determined by subtracting it from the initial value to control the ON-OFF state of transistors (2) to (7). A different predetermined number is determined for each frequency, and the maintenance time of a specific section is calculated.In this way, transistors (2) to (7)
), a continuous switching signal can be obtained by sequentially switching the combinations of ON-OFF states and sustaining times.
以上の動作を実行する制御部、記憶部及び演算部をマイ
クロプロセッサの内部に収納して制御する場合にこの制
御部の動作を第8図に示すフローチャートに基づいて説
明すると、先づこのフローチャートにおいて[F]は外
部から与えられる設定周波数、(11は内蔵タイマの残
時間、(c)は区間の設定値、(θ)は”θ≦ψ≦θ+
60″を示す電気角区間であり、θ=0はO≦ψ≦60
、θ=60は60≦ψ≦】20・・・θ=300は3
00 ≦ψ≦360を夫々表わしている。また残時間(
1)の初期値は演算部に設定されており″c−設定値(
1,4,7、]0、】2.14.17.20.23)”
でなければこの初期値(f 、 (cl )をタイマに
出力し、”C=設定値”ならば”t ””f 1(cl
、!i’(F)”の値をタイマに出力する。尚、F(
Flは設定周波数月毎に定まる所定数である。(例えば
F二24の時は154、F−28の時は264である。When the control unit, storage unit, and calculation unit that executes the above operations are housed and controlled within a microprocessor, the operation of the control unit will be explained based on the flowchart shown in FIG. 8. [F] is the set frequency given externally, (11 is the remaining time of the built-in timer, (c) is the set value for the interval, (θ) is “θ≦ψ≦θ+
It is an electrical angle section indicating 60″, and θ=0 is O≦ψ≦60
, θ=60 is 60≦ψ≦】20...θ=300 is 3
00≦ψ≦360, respectively. Also, the remaining time (
The initial value of 1) is set in the arithmetic unit and is ``c-setting value (
1,4,7, ]0, ]2.14.17.20.23)”
Otherwise, this initial value (f, (cl) is output to the timer, and if “C=setting value”, “t”, “f1(cl)
,! i'(F)" is output to the timer. Note that F(
Fl is a predetermined number determined for each set frequency month. (For example, it is 154 for F-224, and 264 for F-28.
)トランジスタ(2)乃至(7)の0N−OFF状態P
は第4図、第5図よりp”f*cθ、C)で定まるもの
である。) 0N-OFF state P of transistors (2) to (7)
is determined by p"f*cθ, C) from FIGS. 4 and 5.
電源投入などで運転を開始した場合はイニシャライズ及
び変数の初期化を行なった後K、外部設定部で設定され
た設定周波数羽を読み込む、次に維持時間すなわちタイ
マの設定時間(11をめタイマに設定する。次にトラン
ジスタ(2)乃至(力の0N−OFF状態CP)をめト
ランジスタ(2)乃至(7)へ出力してトランジスタ(
2)乃至(7)の0N−OFF状態を定める。この時、
次の区間に変る時すなわち、区間0)が区間(c+1)
となる時に必要なゲット′1 タイ・状態の出力ψ)を
めておく。しかる後にタイマのデクリメントを開始する
。この後タイマの残時間が”t<ttl”(プツトタイ
ムなt。μ入状態となる。この後裔変数(c)、(のの
変更熟埋を行なった後、再び設定周波数(F)を読み込
んで同じ動作を操り返す。従って設定周波数■が切換っ
た場合は、この設定周波数■の読み込み時点から出力周
波数が切換る。When operation is started by turning on the power, etc., after initializing and initializing variables, read the set frequency set in the external setting section, and then set the sustain time, that is, the timer setting time (after 11, set the timer to Next, the transistors (2) to (ON-OFF state CP of power) are outputted to the transistors (2) to (7), and the transistors (
2) to (7) ON-OFF states are determined. At this time,
When changing to the next section, that is, section 0) becomes section (c+1)
Determine the output ψ of the get '1 tie state required when . After that, the timer starts decrementing. After this, the remaining time of the timer becomes "t <ttl" (put time t. μ is turned on. After changing the descendant variables (c) and (), read the set frequency (F) again. The same operation is repeated. Therefore, when the set frequency ■ is switched, the output frequency is switched from the time when this set frequency ■ is read.
以上のようなインバータ制御装置の動作を第7図を用い
て再度具体的に説明すると先づ周波数設定部で出力周波
数(2)をF=20と設定した場合、制御部は”F=2
0”及び” c==o”の値に基づいて維持時間″t=
130”を演算部でめタイマに設定する。次K“θ=θ
″とC=O”の値に基づいてトランジスタ(2)乃至(
力の0N−OFFの組合せ状態CP)を出力する。この
出力は第7図の電気角0(1)状KAVC示すよ5KI
[次OFF、OFF、ON、ON、ON、OFFの状態
である。この後タイマがデクリメントを開始し、このタ
イマの残時間が”t(t、”となるまでこの状態が維持
される。すなわち第7図中の区間T。である。尚、この
区間T0中の後半のtD〔μsec 〕の間はゲットタ
イム状態となり、トランジスタ(2)乃至(力の0N−
OFF状態がOFF、OFF、OFF、ON、ON、O
FFとなる。次にこのタイマがタイムアツプ(t<O)
すると、変数C5θを変更した後再度上記と同様に第8
図に示すフローチャート図に基づいた動作を繰り返し第
7図の区間T1を得る。以下同様にして順次区間T、請
求め一周期分のトランジスタ(2)乃至(力の0N−O
FF(i号を得ることができる。周波数設定値が変った
場合にも第8図のフローチャートに基づいて維持時間を
演算しかつトランジスタ(2)乃至(7)の0N−OF
Fの組合せ状態をめれば連続した一周期分の出力が得ら
れるものである。The operation of the inverter control device as described above will be explained in detail again using FIG. 7. First, when the output frequency (2) is set to F=20 in the frequency setting section, the control section
0" and "c==o", the maintenance time "t=
130" in the timer in the calculation section. Next K"θ=θ
Transistors (2) to (
The combination state CP) of force ON-OFF is output. This output is 5KI as shown in the electrical angle 0(1) state KAVC in Figure 7.
[The state is OFF, OFF, ON, ON, ON, OFF. After this, the timer starts decrementing, and this state is maintained until the remaining time of this timer reaches "t(t,"), that is, section T in FIG. 7. Note that during this section T0, During the latter half tD [μsec], the get time state is reached, and the transistor (2) (force 0N-
OFF status is OFF, OFF, OFF, ON, ON, O
Becomes FF. Next, this timer times up (t<O)
Then, after changing the variable C5θ, the eighth
The section T1 in FIG. 7 is obtained by repeating the operations based on the flowchart shown in the figure. Thereafter, in the same way, one cycle of the transistor (2) to (0N-O
FF (i) can be obtained. Even when the frequency setting value changes, the sustain time is calculated based on the flowchart in Fig. 8, and the 0N-OF of transistors (2) to (7)
If the combination of F is determined, an output for one continuous period can be obtained.
このようなインバータ装置の場合、出力の分解能は維持
時間の時間精度によって定まる。すなわち維持時間の単
位を例えば0数十μ[Sec″1″→”μ[s+=c
]”とすればさらに精朋ヲ増加させることができるもの
である。In the case of such an inverter device, the output resolution is determined by the time accuracy of the maintenance time. In other words, the unit of maintenance time is, for example, 0 several tens μ [Sec"1" → "μ [s+=c
]”, you can further increase your spirit.
(へ) 括明の効果
本発明のインバータ制御装置は複数のスイッチング素子
を用いて構成する三相ブリッジ部と、このスイッチング
素子の0N−OFFの組合せ状態を記憶する記憶部と、
この0N−OFFの組合せ状態を維持させる維持時間を
定める演算部と、この維持時間を計時するタイマ部と、
前記0N−OFFの組合せ状態とこのタイマ部の計時と
を用いて連続したPWM出力を前記スイッチング素子へ
出力したので、スイッチング素子の0N−OFFの組合
せ状態とこの維持時間とを別個に記憶し、かつこれ等の
組合せでスイッチング素子の出力を得ることができる。(f) Effects of brackets The inverter control device of the present invention includes a three-phase bridge section configured using a plurality of switching elements, a storage section that stores the ON-OFF combination state of the switching elements,
a calculation unit that determines the maintenance time for maintaining this ON-OFF combination state; a timer unit that measures this maintenance time;
Since continuous PWM output was output to the switching element using the 0N-OFF combination state and the time measurement of this timer section, the ON-OFF combination state of the switching element and this maintenance time are separately stored, Moreover, the output of the switching element can be obtained by a combination of these.
従って、少ない記憶容量で一周期分のPWM出力を得る
ことができ記憶素子を効率良く利用することができる。Therefore, PWM output for one cycle can be obtained with a small storage capacity, and the storage element can be used efficiently.
また得られるPWM出力の分解能は演算部でまる維持時
間によって定めることができるため、従来のように分解
能を上げるために記憶素子の容量を増加させる必要がな
いものであり、高分解能のインバータであっても、少な
い記憶容量で容易に構成できるものである。Furthermore, since the resolution of the obtained PWM output can be determined by the entire maintenance time in the arithmetic unit, there is no need to increase the capacity of the storage element to increase the resolution, as in the case of conventional inverters. However, it can be easily configured with a small storage capacity.
第1図は本発明で得られる三相波形を示す説明図、第2
図は第1図の一部拡大図、第3図は第2図の波形を得る
ためにインバータを構成するトランジスタの0N−OF
F状轢を示す説明図、第4図はインバータを構成するト
ランジスタの0N−OFFの組合せの基本パターンを示
す説明図、第5図はインバータを構成するトランジスタ
の一周期分の0N−OFFの組合せ状態を示す説明図、
第6図はインバータを構成するトランジスタの0N−O
FFの組合せ状態の維持時間を示す説明図、第7図は本
発明の実施例を用いた場合にインバータを構成するトラ
ンジスタの実際の0N−OFF状態を示す説明図、第8
図は本発明装置の動作の実施例を示すフローチャート図
、第9図は三相インバータの電気回路図、第10図は従
来の実施例を示す記憶素子の内容のアドレス対応図、第
111 図(a)は三相交流を示す波形図、第11図(
b)は第11図(a)の波形の負の部分を反転した波形
図、第11図(clは第11図(blに示すいずれか単
一の波形00〜180 分を6分割してかつ重ね合わせ
た波形図である。
(2)乃至(力・・・トランジスタ。
出願人 三洋電機株式会社 外1名
代理人 弁理士 佐 野 靜 夫
第2図
第31
第4図
+r′ 印
恢 離
第11図(1))
第11図(C)
Dよ
電9−Figure 1 is an explanatory diagram showing the three-phase waveform obtained by the present invention, Figure 2
The figure is a partially enlarged view of Figure 1, and Figure 3 is an 0N-OF diagram of the transistors constituting the inverter to obtain the waveforms in Figure 2.
An explanatory diagram showing an F-shaped track. Fig. 4 is an explanatory diagram showing a basic pattern of 0N-OFF combinations of transistors constituting an inverter. Fig. 5 is a 0N-OFF combination for one period of transistors constituting an inverter. An explanatory diagram showing the state,
Figure 6 shows the 0N-O transistors that make up the inverter.
FIG. 7 is an explanatory diagram showing the maintenance time of the combination state of FFs; FIG.
9 is a flowchart showing an embodiment of the operation of the device of the present invention, FIG. 9 is an electric circuit diagram of a three-phase inverter, FIG. 10 is an address correspondence diagram of the contents of a memory element showing a conventional embodiment, and FIG. a) is a waveform diagram showing three-phase AC, Figure 11 (
b) is a waveform diagram in which the negative part of the waveform in Fig. 11 (a) is inverted, and Fig. 11 (cl is any single waveform shown in Fig. 11 (bl) divided into 6 parts and These are superimposed waveform diagrams. (2) to (power...transistor. Applicant: Sanyo Electric Co., Ltd. and one other representative, patent attorney: Yasuo Sano, Figure 2, Figure 31, Figure 4 + r', Inco, Separate, and Other Patent Attorneys) Figure 11 (1)) Figure 11 (C) D Yoden 9-
Claims (1)
ブリッジ部と、このスイッチング素子の0N−OFFの
組合せ状態を記憶する記憶部と、この0N−OFFの組
合せ状態を維持させる維持時間を定める演算部と、この
維持時間を計時するタイマ部と、前記0N−OFFの組
合せ状態とこのタイマ部の計時とを用いて連続したPW
M出力を前記スイッチング素子へ出力することを特徴と
するインバータ制御装置。(1) A three-phase bridge section configured using a plurality of switching elements, a storage section that stores the ON-OFF combination state of this switching element, and an operation that determines the maintenance time to maintain this ON-OFF combination state. , a timer section that measures this maintenance time, and a continuous PW using the 0N-OFF combination state and the time measurement of this timer section.
An inverter control device characterized in that it outputs M outputs to the switching element.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59114845A JPS60261368A (en) | 1984-06-05 | 1984-06-05 | Controller for inverter |
KR1019850000774A KR900000643B1 (en) | 1959-03-26 | 1985-02-07 | Inverter apparatus |
US06/713,479 US4698744A (en) | 1984-03-26 | 1985-03-19 | Inverter apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59114845A JPS60261368A (en) | 1984-06-05 | 1984-06-05 | Controller for inverter |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60261368A true JPS60261368A (en) | 1985-12-24 |
Family
ID=14648143
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59114845A Pending JPS60261368A (en) | 1959-03-26 | 1984-06-05 | Controller for inverter |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60261368A (en) |
-
1984
- 1984-06-05 JP JP59114845A patent/JPS60261368A/en active Pending
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