JPS60254347A - Ｒｏｍ保護機構 - Google Patents

Ｒｏｍ保護機構

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JPS60254347A
JPS60254347A JP60109208A JP10920885A JPS60254347A JP S60254347 A JPS60254347 A JP S60254347A JP 60109208 A JP60109208 A JP 60109208A JP 10920885 A JP10920885 A JP 10920885A JP S60254347 A JPS60254347 A JP S60254347A
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JP
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exclusive
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decoding
conductor
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JP60109208A
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ジエリー・アール・バウアー
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American Microsystems Holding Corp
Original Assignee
American Microsystems Holding Corp
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Publication date
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    • Y04S—SYSTEMS INTEGRATING TECHNOLOGIES RELATED TO POWER NETWORK OPERATION, COMMUNICATION OR INFORMATION TECHNOLOGIES FOR IMPROVING THE ELECTRICAL POWER GENERATION, TRANSMISSION, DISTRIBUTION, MANAGEMENT OR USAGE, i.e. SMART GRIDS
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野および従来の技術）本発明は、しば
しばファームウェアとして知られている様に、コンピュ
ータ中の内部回路に置かれたコンピュータコードを保護
するための装置および方法に関するものである。本発明
は、所与の符号化語とあらかじめ決められた回路マトリ
クスに従って回路ファームウェアからデータバス上に置
かれたデータを１スクランブル］すること、あるいは変
更することによってこのことを達成している。
ファームウェア中に置かれたデータの認可されないコピ
ーは、コンピュータ産業の保全に脅威を与えている。典
型的なものとして、ファームウェア中に置かれたデータ
の量は大きくないが、特定の機械の運用（例えば、コン
ピュータブートストラップ、ビデオゲーム、コンピュー
タＯ８など）にとってはしばしば非常に重大なものにな
る。
工場でプログラムされた読取り専用メモリ（ＲＯＭ）あ
るいは現場でプログラム可能な読取り専用メモリ（ＰＲ
ＯＭ＞に対し、蓄積データはシステムの運用について重
大な情報を示すことになろう。この様なデータを保護す
る１つのアプローチは、ＲＯＭメモリアレイ中のに溶断
連結線を具え、データが一度プログラムされると簡単に
外部からアクセスできぬ様にすることである。例えば、
アール　バーフナ−等（Ｒ，Ｂｉｒｋｎｅｒ、　ｅｔ　
ａｌ、　）の米国特許第４’、１２４，８９９号［プロ
グラムできる読取り専用メモリ（”　ｐ　ｒｏｇｒａｍ
ｍａｂｌｅ　Ｒｅａｄ　−０ｎｌｙ　Ｍｅｍｏｒｙ　”
　）　Ｊを見られたい。このアブローヂは、一度可溶断
片（フユーズ）が開放されると、ＰＲＯＭは変更されな
くなり、診断ルーチンの使用は従って禁じらてしまうと
いう不利益を有している。
コピー保護機構は、４つの広いカテゴリーに分りられる
。すなわち、ハードウェア依存のアブロー千、負荷フォ
ーマット変更、その実行に応じて環境をヂエツクするソ
フトウェア、および「フィルタリング」によって実行す
るソフトウェアの４つである。各々の場合、保護機構は
ソフトウェアとハードウェアの相互作用を含んでいる。
ソフトウェアが使用されているところでは、マイクロプ
ロセッサ−が通常含まれており、従ってコピーの都合の
良い技術は、命令と、マイクロプロセッサに供給された
デー々を横取いすることである。本発明はデータの横取
りを更に回動にしでいる。ソフトウェアの保護に用いら
れている種々のアブローヂは、ジエーコマンダー等（Ｊ
　、Ｃｏｒｎｒｎａｎｄｅｒ。
ｅｔ　ａｌ、　）の［貴方のソフトウェアは如何に完全
であるか？　（１−ｌｏｗ　５ａｆｅ　ｉｓ　Ｙｏｔ＋
ｒ　３ｏｆｔｗａｒｅ？）Ｊマイクロコンピユーテイン
グ（Ｍ　ｉｃｒｏｃｏｍｐｕｔｉｎｇ　）　１９８２年
　７７ｉｐ６０で議論されている。
データ保護回路ができる限り少ない部品で構成されるの
は望ましいことである。このことは２つの利点を与える
。まず第１に、データ保護回路の目的で用いられている
特定の集積回路チップの面積の総量が最小になることで
ある。第２に、特定のデータ通路中の各コンポーネント
（よ、データ通路中でデバイスの特性によって決められ
た特定の川だＵデータの伝ばんを遅くするので、ｆ−タ
通路中のより少ないコンポーネントはより早い回路動作
となる。
本発明の目的は、これ等のデータ線路−にに運ばれスデ
ータを保護Ｊるために、あらかじめ決められたある様式
Ｃ東梢回路間を通過η−るデータ線路上に運ばれるデー
タを符号化することである。更に本発明の目的は、この
ことを最小の数のコンボーネン１−で実行Ｊることであ
る。
（問題点を解決りるための手段〉 符号化排仙的論理和ゲートが各データ伝送導線に対して
具えられている。各符号化排伯的論理和ゲートの１個の
入力導線は、アクセス可能なデータ線路上に伝送される
データを受・イハするために対応する入りデータ伝送導
線に接続されている。各符号化１〕１他的論理和ゲート
の仙の入ツノ導線は、コードマトリクスを経由してラン
ダム間ピッ１〜２進数のソースに接続されている。各Ｍ
　（ｌ！！的論理和ゲートによって与えられる出力信号
は、１個のアクセス可能なデータ線路に印加されている
符号化されたデータヒツトである。
符号化されたデータは符号化回路に類似した回路によっ
て復号化される。復号化回路において、復号化排他的論
理和ゲートが各データ伝送導線に対して具えられている
。各復号化排他的論理和ゲートの入力導線は、入り？：
Ｊ″；′Ｊ化データ伝送導線に接続されている。復号化
１）１仙的論理和ゲートへの他の入力導線は、符号化回
路に具えられているコードマトリクスに類似した」−ド
アトリクスを経由して、ランダム間ピッ１−２進数のソ
ースに接続されている。ここでＭピッ１−２進数は符号
化回路に与えられた同じＭｌでット２進数ぐある。復号
化排他的論理和ゲートの出力導線は、復帰化されてデー
タを運ぶ伝送線路である。
符号化マトリクスとランダム間ピッ（−詔は同じ旬）弓
化回路Ｊ３よび復号化回路に存在しており、従ってＩＪ
Ｉ他的論理和ゲー１〜の出力導線上のデータは適切に復
号化されよう。
しかしながら、集積回路の間を通過するバス線路上のデ
ータは、それは論理プローブの使用【Ｊよって横取りさ
れるのだが、符号化された形をしており、それによつ−
（ファームウ■ア中に蓄積されたデータを不法に決める
のに必要とされている労力を実質的に大きくしている。
（実施例） 第１図は、本発明の一実施例に従って構成されたブロッ
ク図を示している。読取り専用メモリ（ＲＯＭ＞１はア
ドレスバス１０とＲＯＭイネーブル回路４を紅白して中
央制御装置（ＣＰｔＪ）５によっＣ制御されている。ア
ドレスバス１０は１１１−１から１０−ｋまでの複数の
データ線路を含んでいる。ここでｋは選択された整数で
ある。ＣＰＬＩ５がＲＯＭ１に含まれているメモリ語を
（アドレスバス１゜を経由して）アドレスすると、ＲＯ
Ｍイネーブル回路４は論理″１イネーブル信号をＲＯＭ
１に与える。す゛るとＲＯＭＩは選択されたデータ詔（
ずなわら、アドレスバス１０上でＣＰＵ５によって与え
られたアドレスに対応するところのＲＯＭＩ内に蓄積さ
れたデータ詔）をデータバス７に置く。回路２はデータ
バス７に置かれたデータを符号化し、バス８上に符号化
されたデータを置く。回路３はデータバス８上に置かれ
たデータを復号化し、復号化されたデータをデータバス
９上に置く。望ましい実施態様では、データバス８のみ
が集積回路６および１２の間を通過し、従って集積回路
６あるいは１２を外づことなしにアクセスされる。
第２ａ図および第２ｂ図は、第１図の符号器２と復号器
３それぞれの一実施例の略図である。入力データは、デ
ータバス７を経由して第２ａ図の回路２に印加される。
これは第２ａ図の実施態様において、７−１から７−Ｎ
までの複数のＮデータ導線を含み、Ｎビットデータ語を
受信できる。排仙的論理和ゲートバンク２３は、２３−
１から２３−Ｎまでの複数のＮ排他的論理和ゲートを含
み、各々は７−１から７−Ｎまでのデータ導線の１個に
独自に関係付けられている。データバス７中の７−１か
ら７−Ｎまでの各データ導線は、排他的論理和ゲートバ
ンク２３中の２３−１から２３−Ｎまでの対応する排他
的論理和ゲートの１個の入力導線と接続されている。２
３−１から２３−Ｎまでの排他的論理和ゲートの他の入
力導線は符号化マトリクス２２によってＭビットカウン
ター２１に接続されている。第２ａ図に示されているＭ
ビットカウンター２１は、第１図のＲＯＭイネーブル回
路４の出力導線１１に接続されている。Ｍビットカウン
ター２１はＭビット符号化／復号化語を与えるｌ〔めの
手段である。アンドゲート２４は、Ｍビットカウンター
２１がいわゆる「疑似ランダム」カウンターとして機能
する様に具えられている。
カウンターは技術的に良く知られている。カウンターは
論理Ｍビット数を予想できかつ良く知られた様式で与え
る。Ｍビット疑似ランダムカウンターは予想できる様式
でＭビット数を与える。いかに特定の疑似ランダムカウ
ンターが振るまうかは、能力はあるが権限の無い、ラフ
１〜ウエアをコピーする者の確認を困難にする。ゲート
２４は、カウンター２１によってゲート２４に印加され
た受信入力信号に応じてゲート２４の出力導線に接続さ
れたピットを変更する。ゲート２４はカウンター２１が
動作している様式を変更するから、カウンター２１とゲ
ート２４の組み合せは疑似ランダムカウンターとして引
用されている。もし如何に疑似ランダムカウンターが設
Ｍされているかを知っているなら、疑似ランダムカウン
ターは予想通り振るまう。アンドゲート２４の入力およ
び出力導線の特定の接続は例としてのみ与えられている
。入力導線と出力１ｍの他の接続および他のタイプの論
理ゲートの使用は、２人力導線あるいは１出力導線以外
の論理ゲートを含んでいるのだが、本発明の教示によっ
てこの技術に熟練した人にとっては明らかなものになろ
う。ゲート２４は、カウンター２１によってゲート２４
に印１３０された受信入力信号に応じて、ゲート２４の
出力導線に接続されたビットを変更する。
重要なことは、Ｍビット符号化器が第１図の符号器回路
２で使われており、第１図の復号器回路３で使われてい
るＭビット復号語は、バス８−Ｌに置かれた符号化され
たデータが適切に復号化されかつバス９上に設定される
ために、同じでなければならぬことである。第３ａ図と
第３ｂ図はそれぞれ第２ａ図および第２ｂ図中のカウン
ター２１．３１の実施態様の論理図である。一般にカウ
ンターの動作、特にこのカウンターの動作は従前の技術
でよく知られている。第３ａ図と第３ｂ図中に示された
カウンターは一例としてのみ与えられいる。他のタイプ
のカウンターの使用は、本発明の教示の下でこの技術に
通常熟達した人々にとって明白なものとなろう。計数さ
れるべき入力信号は、それぞれカウンター２１．３１の
人力導線２１１．３１１に置かれている。所望の任意の
他の信号はカウンター２１と３１を計数させるのに役立
つことは理解されているが、示された実施態様では、双
方の入力導線２１１．３１１は第１図のＲＯＭイネーブ
ル導線１１に接続されている。２１０−１から２１０−
Ｍまで、および３１０−１から３１０−Ｍまでの出力導
線は、それぞれ２１２〜１から２１２−Ｍまで、および
３１２−１から３１２−Ｍまでの出力信号を運んでいる
。出力信号２１２−１および３１２−１はカウンターの
最下位ピッｌ−（＋−８Ｂ）である。
しかし、重要なことは、２１−１から２１−Ｍまで、お
よび３１−１から３７−ＭまでのそれぞれのＤ型フリッ
プ７０ツブのすべてのクリア入力導線に接続されている
入力導線２１３と３１３を含んでいることである。導線
２１３と３１３は、２１２−１から２１２−Ｍまで、お
よび３１２−１から３１２−までの出力導線によって運
ばれたＭピッ１−語が同じであることを保証するために
具えられている。周期的に、論理１人力信号が入力環＠
　２１３と３１３に同時に印加され、従って２１−１か
ら２１−Ｍまで、および３１−１から３１−Ｍまでの７
リツプ７０ツブを論理Ｏ出力状態に設定している。入力
導線２１３と３１３に印加された入力信号は多数のソー
スによって与えられている。例えば、アドレスバス１０
に印加された特定のアドレスは、ＲＯＭ１の（示されて
いないが）内部回路から導出された入力導線２１３ど３
１３にパルスをトリガーする。代案として、（示されて
いない）外部リセットクロックが使用され、これは、も
しりけットクロックの周期がカウンター２１．３１の動
作速度よりもずっとゆっくりしているなら、論理１パル
スを周期的に供給する。第３ａ図と第３ｂ図は第２ａ図
と第２ｂ図中のゲート２４と３４の特定の接続を示して
いる。第３ａ図と第３ｂ図に示されている例では、ゲー
ト２４ど３４の出力導線はそれぞれ、フリップ７０ツブ
２１−３と３１−３の入力導線に接続されている。第３
ａ図および第３ｂ図の実施態様に示されている様に、排
他的論理和ゲート２０１−２と３０１−２の出力導線は
それぞれ、フリップ７０ツブ２１−３と３１−３への入
力導線から外されている。代案として、（第３ａ図の）
ゲート２０１−３．２４の出力導線と、（第３ｂ図の）
ゲ−ｌ−３０１−２と３４の出力導線は、ワイアードア
ンドの形態で一緒に接続される。ゲート２４の接続がゲ
ー１３４の接続と同じと言う条件で、ゲート２４と３４
への入力導線は、それぞれ２１−１から２１−Ｍまで、
および３１−１から３１−Ｍまでの７リツプフロツプの
任意の出力導線に接続され、そしてゲート２４と３４の
出力導線は２１−１から２１−Ｍまで、および３１−か
ら３１−Ｍまでの任意の７リツプ７０ツブの入力導線に
接続されよう。
第２ａ図の符号化回路２の符号化された出力信号は、こ
れはＮビットの符号化されたデータ語の伝送に適してい
る８−１から８−Ｎまでの複数のＮデータを含んでいる
データバスによって運ばれる。
第２ｂ図において、符号化されたデータはデータバス８
を経由して復号化回路３に印加される。排他的論理和ゲ
ートバンク３３は３３−１から３３−Ｎまでの複数のＮ
排他的論理和ゲートを含んでおり、各々はそれぞれ８−
１から８−Ｎまでのデータ導線の１つと独自に関係付け
られている。データバス８中の８−１から８−Ｎまでの
各データ導線は、排伯的論理和ゲートバンク３３中の３
３−１から３３−Ｎまでの排他的論理和ゲートに対応す
る１つの入力導線と接続されている。３３−１から３３
−Ｎまでの排他的論理和ゲートの他の入力導線は、符号
化マトリクス３２によってＭピットカウンター３１に接
続されている。
Ｍビットカウンター３１はＭビット復号化涌を発４トす
るための手段である。Ｍビットカウンター３１はＭピッ
１−カウンター２１と同じ様式で構成されている。復号
化された出力信号は、３３−１から３３−Ｎまでの排他
的論理和ゲートの出力導線に与えられている。回路３の
復号化された出力語は、Ｎビットの復号化されたデータ
語の伝送に適した９−１から９−Ｎまでの複数のＮデー
タ伝送導線を含んでいるところのデータバス９によって
運ばれている。９−１から９−Ｎまでの各伝送導線は３
３−１から３３−Ｎまでの排他的論理和ゲートの出力導
線の１つに独自に接続されている。
Ｍビットカウンター２２によって与えられたＭビット語
はカウンターによって与えられる必要は無い。第４図と
第５ａ図、第５ｂ図は、本発明の一実施態様を示してお
り、これは第５８図中のＭビット符号死語および第５ｂ
図中のＭピッ１ル復号化語として、第５ａ図、第５ｂ図
中のアドレスバス１０の上の論理語を使用している゛。
復号化マトリクス３２によって与えられたＭビット論理
語が、符号化マトリクス２２に与えられたＭビット論理
ｚｈと同じであることを保証するのに種々の手段が使わ
れていると言う条件では、符号化マトリクス２２に接続
されているＭビット珀は任意のＭビット語であろう。
同様に、符号化マトリクス２２は、Ｍビットカウンター
２１に含まれているＭビット語中の任意の語を有する排
他的論理和ゲートバンク２３中の任意の排他的論理和ゲ
ートの第２人力導線を接続しよう。
それは、符号化マトリクス２２中の接続が、第２８図中
の符号化回路２と第２ｂ図中の復号化回路３中の符号化
マトリクス３２と丁度同じであると言う条件の下でそう
である。もしＮがデータ線路の数であり（ここでＮは正
の整数である）、ＭがＭビット符号化／１１号化語中の
ビットの数であるとすると、可能な符号化マトリクスの
数はＭｌ／Ｎｌとなる。
選択されＩこＪＪＩ他的論的論理和ゲート２の入力）４
線は接続されぬままにされるか、あるいは２つの第２人
力導線はＭピッｊ〜符号化／復号化語の１つのヒツトに
接続されよう。この場合、ＮはＭより少なく、前の式は
適用されない。
Ｎビットデータ語の特定のビットについての符号化／復
号化回路の効果は、第１表に示されている。例えば、も
しデータビットが論理Ｏであり、また例えば、Ｎビット
復号死語と符号化マトリクスによって与えられたコード
ビットが論理Ｏであるなら、データ導線８−ｘ（ここで
Ｘは１からＮの間の正の整数である）上の出力信号は、
符号化されたデータ出力バス８中の特定のビットに対し
て論理Ｏである。第２ｂ図の復号回路３中のＭビット復
号死語は同じＭビット語であり、復号化回路３中の符号
化マトリクス３２は排他的論理和ゲートバンク３３の第
２の入力導線に接続されなくてはならず、接続に対応す
るＭカウンター３１によって与えられた論理語のビット
は符号化回路２中の符号化マトリクス２２によって作ら
れる。従って、第１表の復号器３によって与えられたコ
ードピットは第１表の符号器２によって与えられたコー
ドピットと同じで、この例では論理０となっている。こ
の特定のビットに対する復号化回路３中の排他的論理和
ゲートは、入カバスフ上の入力ビツトと同様に、符号化
されたデータバス８上の論理０と出力信号Ｏを与えるた
めの論理０コードピツトとを組合せる。代案として、も
しデータ入カバスフによって与えられたデータビットが
論理１であり、Ｍピットカウンター２１と符号化マトリ
クス２２によって与えられたコードピットがまた論理１
であるなら、その特定ビットに対する符号化されたデー
タバス８上の出力信号は論理０である。符号化されたデ
ータバス８上のその論理０ビツトは、復号死語によって
与えられた論理１復号化ビットと回路３中で組合される
。従って、出力信号は入力データビッ１−と同様に、論
理１であろう。第１表はデータビットとコードピットの
任意の組み合せに対してデータバス９上の出力信号がデ
ータバス７上の入力データビットと正確に同じであるこ
とを示している。
なお、第２表は、排他的論理和ゲートの真理値表を示し
ている。
符号化マトリクス２２はいくつかのやり方で構成されよ
う。この発明が集積回路として実現された際に使われた
１つの方法は、Ｍビットカウンター２１に含まれたＭビ
ット語と、排他的論理和ゲートバンク２３中の排他的論
理和ゲートとの間の接続の所望の組み合せに対応する集
積回路の金属導体パターンを構成することである。これ
はマトリクス構成の有効な方法である。多くのＲＯＭは
ＲＯＭチップ上の導体を構成するのに用いられた金属化
マスクを変更することによってプログラムされている。
マトリクスはこのステップの間に簡単に実現される。符
号化マトリクス２２と３２を構成する他の方法は、第６
ａ図と第６ｂ図に示されている。マトリクスの導体は第
６ａ図に示されている様に四角なりロスハツチパターン
に設計される。ここでＮはデータバス７．８．９の導線
の数であり、ＭはＭビットカウンター２２と３２中のビ
ットの数である。
もしＸビット（ここでＸはＭビット語の１とＭの間の数
である）が排他的論理和ゲート２３−Ｚ（ここで７は１
とＮの間の数である）に接続されると酸化絶縁体４２中
で正孔が作られ、導体４３−７と４１−７がそれによっ
て接続される。もしＭビット語のビットＸと排仙的論理
和ゲート７が接続されないと、２つの導体の間の酸化絶
縁体４２はそのままに残される。これらの例は、本発明
の符号化マトリクス２２の１つの特定の実施態様である
。本発明は決してこれらの例あるいは集積回路に用いら
れたものに限られない。
本明細用は、本発明の特定の実ｔＭ態様を例示している
とは言え、本発明の範囲を限るものと解釈してはならな
い。本発明の多くの具体化は、この明細書に従ってこの
技術の通常の熟達者にとって明らかなものとなろう。
第１表 データビット　ビット　出力符号器／入力復号器　ビッ
ト　出力復号器ｏ　ｏ　、ｏ　ｏ−。
０　１　．１　１　０ １　０　１　０　１ １　１　０　１．１ 第２表 ０　１　１ １　０　１ １　１　０ （要約） 平行データバス線路（８）によって伝送される符号化お
よび復号化データに対する手段が提供されている。符号
化排他的論理和ゲート（２３−１から２３−Ｎまで）が
各データ伝送導線に対して具えられている。各符号化排
他的論理和ゲート（２３−１から２３−Ｎまで）の入力
導線が、アゲセス可能なデータ線路（８−１から８−Ｎ
まで）に伝送すべきデータを受信覆るために対応する入
りデータ伝送導線に接続されている。各符号化排他的論
理和グー１〜（２３−１から２３−Ｎまで）の他の入力
導線が符号化マトリクス（２２）を経由してランダム間
ビット２進数のソース（２１）に接続されている。各排
他的論理和ゲートによって与えられた出力信号は、アク
セス可能なデータ線路（８−１から８＝Ｎまで）の１つ
に印加されているどころの符号化されたデータヒツトで
ある。
符号化されたデータは符号化回路に類似の回路によって
復号化される。復号化回路において、復号化排他的論理
和ゲート（３３−１から３３−Ｎまで）が各データ伝送
導線に対して具えられている。各復号化排仙的論理和ゲ
ート（３３−１から３３−Ｎまで）の１つの入力導線は
入り符号化データ伝送導線（８−１から８−Ｎまで）に
接続されている。復号化排他的論理和ゲート（３３−１
から３３−Ｎまで）への他の入力導線は、符号化回路（
２２）に具えられた符号化マトリクスに類似している符
号化ン１ヘリクス（３２）を経由してランダム間ビット
２進数のソース（３１）に接続されている。ここで与え
られたＭビット２進数は、符号化回路（２２）中に与え
られた同じＭビット２進数である。復号化排他的論理和
ゲート（３３−１から３３−Ｎまで）の出力導線は、復
号化されたデータ（９−１から９−Ｎまで）を運ぶ伝送
線路である。
集積回路の間を通過し、従って論理ブ［１−ブの使用に
よって横取りされたところのバス線路上のデータは、符
号化された形をしており、それによりファームウェアに
蓄積されたデータを不法に決めるのに必要とされる労ツ
ノを実質的に大きくする。
【図面の簡単な説明】
第１図は本発明の一実施例のブロック図を、第２ａ図お
よび第２ｂ図は、第１図の符号器および復号器の一実施
例を、 第３ａ図および第３１）図は、第２ａ図おＪ、び第２ｂ
図のカウンター２１ど３１の一実施例を示す論理図を、
第１図は、読取り専用メモリからデータをアクはスする
マイクロプロセッサのブロック図を、第ｊＩａ図、ｔ３
Ｊ：び第５ｂ図は、第３図の符号器と復号器の実施例そ
れぞれの略図を、 第６ａ図は、発明の詳細な説明するマトリクスを実現す
る一つの方法である集積回路の電気導体パターンを、 第６ｂ図は、第６ａ図に示された集積回路の電気導体パ
ターンの断面図を示している。 １・・・ＲＯＭ ２・・・符号器（あるいは符号化回路）３・・・復号器
（あるいは復号化回路）４・・・ＲＯＭイネーブル回路 ５・・・中央制御装置　６．１２・・・集積回路７．８
．９・・・データバス　１０・・・アドレスバス１１・
・・出力導線（あるいはＲＯＭイネーブル導線）２１．
３１・・・（Ｍビット）カウンター２２．３２・・・符
号化（復号化）マトリクス２３．３３・・・排他的論理
和ゲートバンク２４．３４・・・アンドゲート ２０１．３０１・・・排他的論理和グー１〜２０２．３
０２・・・ゲート ２１０．３１０・・・出力導線 ２１１．３１１・・・入力導線 ２１２．３１２・・・出力信号 ２１３　、３１３・・・　入　ツノ　導　線４１．４３
・・・導体　４２・・・酸化絶縁体ＦＩＧ、　１ １２４ ＦＩＧ、２ａ ＦＩＧ、２ｂ ＦＩＧ、　５ａ ＦＩＧ、　５ｂ ＦＩＧ、６ａ

Claims (1)

  1. 【特許請求の範囲】 １、データピッ１〜の符号化および復号化の方法におい
    て、 符号化排他的論理和ゲート中で、上記のデータピッ１〜
    を符号化ピッ１〜と組合わせることにより上記のデータ
    ビットを符号化し、それにより」−記の排他的論理和ゲ
    ートの出力導線上に符号化されたデータビットを与え、
    データ伝送導線上に上記の符号化されたデータビットを
    伝送し、 復号化排他的論理和ゲート中で、上記の符号化されたデ
    ータビットを復号化ビットと組合わせることにより上記
    の符号化されたデータビットを復号化し、それにより上
    記の復号化排他的論理和ゲートの出力導線上に復号化さ
    れたデータビットを与え、 ここですべての時間において同等であると言う条件の下
    で上記の符号化ビットと上記の復号化ビットが任意の論
    理状態であることを特徴とするデータピッ１〜の符号化
    および復号化方法。 ２、　Ｎが任意の正の整数であるＮデータ入力線路を具
    えた入力データパスを有する符号化／復号化回路におい
    て、上記の回路が、 Ｍが任意の正の整数であるＭビット符号化／復号化語を
    与える手段と、 Ｎ個の符号化排他的論理和ゲートのバンクであって、第
    １の入力導線を有する上記の符号化排他的論理和ゲート
    の各々が、上記の入力データパスの１個の線路に独自に
    接続され、第２の入ツノ導線が上記のＭビット符号化／
    復号化語の１つのビットに独自に接続され、かつ出力導
    線を有し、 符号化されたデータ伝送バスがＮ個の符号化されたデー
    タ伝送線路を具え、上記の符号化されたデータ線路の各
    々が、排他的論理和ゲートの上記の第１バンクの１つの
    排他的論理和ゲートの出力導線に独自に接続され、Ｎ個
    の復号化排他的論理和ゲートのバンクであって、第１の
    入力導線を有する上記の復号化排他的論理和ゲート各々
    が上記の符号化されたデータ伝送線路の１つに独自に接
    続され、第２の入力導線が上記のＭビット符号化／復号
    化語の上記のデータビットの１つに独自に接続され、こ
    こで上記の、復号化排他的論理和ゲートの各々の上記の
    第２の入力導線が、上記の符号化排他的論理和ゲートの
    その関連した１つの上記の第２の入力導線として上記の
    Ｍビット論理語の同じビットに接続され、かつ上記の復
    号化排他的論理和ゲートの各々が出力導線を有し、 出力データパスがＮ個の復号化されたデータ出力線路を
    具え、上記の復号化された出力線路の各々が、上記の第
    ２の排他的論理和ゲートバンクの上記の出力導線の１つ
    に独自に接続されていることを特徴とする符号化／復号
    化回路。 ３、　Ｍビット符号化／復号化詔を与える上記の手段が
    Ｍビットカウンターであることを更に特徴とする特許請
    求範囲第２項記載の符号化／復号化回路。 ４、　Ｍビット符号化／復号化詔を与える上記の手段が
    Ｍビット疑似ランダムカウンターであることを更に特徴
    とする特許請求範囲第２項記載の符号化／復号化回路。 ５、　Ｍビット符号化／復号化語を与える上記の手段が
    、論理ゲートを有するＭビット疑似ランダムカウンター
    であり、この論理ゲートは上記の疑似ランダムカウンタ
    ーの選択されたビットの１個あるいはそれ以上の出力導
    線と接続された少なくとも１つの入力導線を有し、かつ
    上記の疑似ランダムカウンターのビットの少くとも１つ
    の入力導線に接続された少くとも１つの出力導線を有す
    ることを更に特徴とする特許請求範囲第２項記載の符号
    化／復号化回路。 ６、上記のカウンターが、上記のカウンターが計数する
    入力信号として、マイクロプロセッサのチップイネーブ
    ル導線を使用することを更に特徴とづる特許請求範囲第
    ３項記載の符号化／復号化回路。 １、上記の疑似ランダムカウンターが、上記のカウンタ
    ーが計数する入力信号として、マイクロプロセッサのチ
    ップイネーブル導線を使用することを更に特徴とする特
    許請求範囲第４項記載の符号化／復号化回路。 ８、上記の疑似ランダムカウンターが、上記のカウンタ
    ーが計数する入力信号として、マイクロプロセッサのチ
    ップイネーブル導線を使用することを更に特徴とする特
    許請求範囲第５項記載の符号化／復号化回路。 ９、Ｎが任意の正の整数であるＮデータ入力線路を具え
    た入力データパスを有する符号化／復号化回路において
    、上記の回路が Ｍが任意の正の整数であるＭビット符号化涌を与える手
    段と、 Ｍビット復号化語を与える手段と、 Ｎ個の符号化排他的論理和ゲートのバンクであって、第
    １の入力導線を有する上記の符号化排他的論理和ゲート
    の各々が、上記の入力データパスの１つの線路に独自に
    接続され、第２の入力導線が上記のＭビット符号化語の
    １ビツトに独自に接続され、かつ出力導線を有し、 Ｎ個の符号化されたデータ伝送線路を具える符号化され
    たデータ伝送パスであって、上記の符号化されたデータ
    線路の各々は排他的論理和ゲートの上記の第１のバンク
    １の１つの排他的論理和ゲートの出力導線に独自に接続
    され、 Ｎ個の復号化排他的論唾和ゲートのバンクであって、第
    １の入力導線を有する上記の復号化排他的論理和ゲート
    の各々が、上記の符号化されたデータ伝送線路の１つに
    独自に接続され、第２の入力導線は上記のＭビット復号
    語の上記のデータビットの１つに独自に接続され、ここ
    で上記の復号化排他的論理和ゲ−トの各々の上記の第２
    の入力導線が、上記の符号化排他的論理和ゲートのその
    関連した１つの上記の第２の入力導線として、上記のＭ
    ビット論理語の同じビットに接続され、かつ上記の復号
    化排他的論理和ゲートの各々が出力導線を有し、 出力データパスがＮ個の復号化されたデータ出力線路を
    具え、上記の復号化された出力線路の各々が、上記の第
    ２の排他的論理和ゲートバンクの上記の出力導線の１つ
    に独自に接続されていることを特徴とづる同号化／復号
    化回路。 １０、Ｍビット論哩飴を生成する上記の手段が、上記の
    復号化および符号化排他的論理和ゲートバンクの各々に
    対づるＭビットカウンターで与えられ、ここで上記のカ
    ウンターは構成されたカウンターの双方に共通な論理入
    力導線によって起動されており、 ここで上記の第１　Ｊ３よび第２の排他的論理和ゲート
    バンクに対する上記のＭピッ゛トカウンターに含まれる
    Ｍビット論理詰が同じＮビット論理語に初期値化される
    ことを保証する手段を具えていることを更に特徴とする
    特許請求範囲第９項記載の符号化／復号化回路。 １１、Ｍビット符号化語を具える」−記の手段と、Ｍビ
    ット復号化語を具よる上記の手段がＭビット疑似ランダ
    ムカウンターであることを史に特徴とする特許請求範囲
    第９項記載の符号化／復号化回路。 １２、Ｍビット符号化語を具える上納の手段と、Ｍビッ
    ト復号化冊を具える上記の手段が論理ゲートを有するＭ
    ビット疑似ランダムカウンターであり、この論理ゲート
    は上記の疑似ランダムカウンターの選択されたビットの
    少くとも１つの出力ｓｍに接続された少くとも１つの人
    力導線を有し、かつ上記の疑似ランダムカウンターのビ
    ットの１つあるいはそれ以上の入力導線に接続されてい
    ることを更に特徴とする特許請求範囲第９項記載の符号
    化／復号化回路。 １３、上記のカウンターが、上記のカウンターが計数す
    る入力信号として、マイクロプロセッサのチップイネー
    ブル導線を使用することを更に特徴とする特許請求範囲
    第３項の符号化／復号化回路。 １４、上記の疑似ランダムカウンターが、上記のカウン
    ターが計数する入力信号として、マイクロプロセッサの
    チップイネーブル導線を使用することを更に特徴とする
    特許請求範囲第１１項の符号化／復号化回路。 １５、上記の疑似ランダムカウンターが、上記のカウン
    ターが計数する入力信号として、マイクロプロセッサの
    チップイネーブル導線を使用することを更に特徴とする
    特許請求範囲第１２項の符号化／復号化回路。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53109931U (ja) * 1977-02-09 1978-09-02
US5007082A (en) * 1988-08-03 1991-04-09 Kelly Services, Inc. Computer software encryption apparatus
US4937861A (en) * 1988-08-03 1990-06-26 Kelly Services, Inc. Computer software encryption apparatus
US5095525A (en) * 1989-06-26 1992-03-10 Rockwell International Corporation Memory transformation apparatus and method
JP2672861B2 (ja) * 1989-07-10 1997-11-05 アルプス電気株式会社 駆動制御回路
IT1234909B (it) * 1989-09-11 1992-06-02 Farina Attilio Dispositivo di telecomando per ricevitore di televisione atto a cifrare in modo esclusivo i codici di comando e corrispondente circuito decifratore
DE4120398A1 (de) * 1991-06-20 1993-01-07 Standard Elektrik Lorenz Ag Datenverarbeitungsanlage
GB9121591D0 (en) * 1991-10-11 1991-11-27 Pilkington Micro Electronics Data security arrangement for semiconductor programmable logic devices
GB2260431B (en) * 1991-10-11 1995-06-14 Pilkington Micro Electronics Data security arrangements for semiconductor programmable logic devices
JPH06243046A (ja) * 1993-02-19 1994-09-02 Sansei Denshi Japan Kk 情報保護方法及び情報メディア
US5349249A (en) * 1993-04-07 1994-09-20 Xilinx, Inc. Programmable logic device having security elements located amongst configuration bit location to prevent unauthorized reading
US5894515A (en) * 1995-08-14 1999-04-13 United Microelectronics Corporation Random access memory device having inconsistent write-in and read-out data
US5937063A (en) * 1996-09-30 1999-08-10 Intel Corporation Secure boot
GB2321728B (en) * 1997-01-30 2001-12-19 Motorola Inc Apparatus and method for accessing secured data stored in a portable data carrier
US6711683B1 (en) * 1998-05-29 2004-03-23 Texas Instruments Incorporated Compresses video decompression system with encryption of compressed data stored in video buffer
US6678833B1 (en) 2000-06-30 2004-01-13 Intel Corporation Protection of boot block data and accurate reporting of boot block contents
WO2002077878A1 (en) * 2001-03-26 2002-10-03 Galois Connections Inc Crypto-pointers for secure data storage
DE10124139A1 (de) * 2001-05-17 2002-11-21 Philips Corp Intellectual Pty Verfahren und Vorrichtung zur Sicherung der Datenübertragung zwischen einem Zentralprozessor und einem Speicher
US20040064457A1 (en) * 2002-09-27 2004-04-01 Zimmer Vincent J. Mechanism for providing both a secure and attested boot
JP2004361986A (ja) * 2003-04-08 2004-12-24 Sharp Corp スクランブル回路
KR101497456B1 (ko) * 2008-04-29 2015-03-02 삼성전자주식회사 전기퓨즈 회로를 갖는 보안 회로 및 보안 키 프로그램 방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4176247A (en) * 1973-10-10 1979-11-27 Sperry Rand Corporation Signal scrambler-unscrambler for binary coded transmission system
US3920894A (en) * 1974-03-11 1975-11-18 Bell Telephone Labor Inc Pseudo-random parallel word generator
US4202051A (en) * 1977-10-03 1980-05-06 Wisconsin Alumni Research Foundation Digital data enciphering and deciphering circuit and method
US4278837A (en) * 1977-10-31 1981-07-14 Best Robert M Crypto microprocessor for executing enciphered programs
JPS5567855A (en) * 1978-11-14 1980-05-22 Mitsubishi Electric Corp Data processor
JPS5843743B2 (ja) * 1979-12-25 1983-09-28 富士通株式会社 暗号化方式
DE3010969A1 (de) * 1980-03-21 1981-10-01 Siemens AG, 1000 Berlin und 8000 München Pcm-system mit sendeseitigem verwuerfler und empfangsseitigem entwuerfler
US4475208A (en) * 1982-01-18 1984-10-02 Ricketts James A Wired spread spectrum data communication system
JPS592071A (ja) * 1982-06-28 1984-01-07 キヤノン株式会社 デ−タ変換回路
US4555591A (en) * 1982-09-07 1985-11-26 At&T Bell Laboratories Integrated circuit devices for secure data encryption
EP0114522A3 (en) * 1982-12-27 1986-12-30 Synertek Inc. Rom protection device
US4531022A (en) * 1983-01-13 1985-07-23 International Standard Electric Corporation Device for generating binary digit pseudo-random sequences

Also Published As

Publication number Publication date
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EP0162707A2 (en) 1985-11-27
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CA1234920A (en) 1988-04-05
JPH08249U (ja) 1996-02-06
EP0162707A3 (en) 1987-10-07

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