JPS60254341A - 半導体フアイル装置 - Google Patents
半導体フアイル装置Info
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- JPS60254341A JPS60254341A JP59111388A JP11138884A JPS60254341A JP S60254341 A JPS60254341 A JP S60254341A JP 59111388 A JP59111388 A JP 59111388A JP 11138884 A JP11138884 A JP 11138884A JP S60254341 A JPS60254341 A JP S60254341A
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- circuit
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- semiconductor
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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- General Physics & Mathematics (AREA)
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- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、外部記憶１ｔ’ｆｌ’Ｊとして用いられ、そ
の記憶部として半導体メモリを使用した半導体ファイル
肢防に関する。
の記憶部として半導体メモリを使用した半導体ファイル
肢防に関する。
［技術の背明コ
現在、一般に外部記憶装置として、例・えば磁気ディス
ク装置が用いられているが、この磁気ディスク装置は、
データの記憶容量は大きいものの、上位装置からのアク
セス要求に対でる作動に機械的作動を伴うため、当該ア
クセス時間が比較的長いものであり、その短縮にも限界
がある。てこで、近年、データの記憶媒体として、Ｍ
Ｏ８等の半導体メモリを使用した外部記憶装置、所謂半
導体ファイル装置が提案されている。この半導体ファイ
ル装置は、上位装置からのアクレス要求に対する作動に
機械的作動を伴わないため、アクセス時間が極めて短い
ものであり、特段の高速処理が要求されるコンビコータ
の外部記憶装置として用いられるものである。
ク装置が用いられているが、この磁気ディスク装置は、
データの記憶容量は大きいものの、上位装置からのアク
セス要求に対でる作動に機械的作動を伴うため、当該ア
クセス時間が比較的長いものであり、その短縮にも限界
がある。てこで、近年、データの記憶媒体として、Ｍ
Ｏ８等の半導体メモリを使用した外部記憶装置、所謂半
導体ファイル装置が提案されている。この半導体ファイ
ル装置は、上位装置からのアクレス要求に対する作動に
機械的作動を伴わないため、アクセス時間が極めて短い
ものであり、特段の高速処理が要求されるコンビコータ
の外部記憶装置として用いられるものである。
［従来技術と問題点１
一般の磁気ディスク装置、特に、複数のアクセス経路に
よって上位装置に結合された磁気ディスク装置では、−
のアクセス経路を介して上位装置から当該磁気ディスク
上の所定領域、例えば所定トラックへのアクセス要求が
なされている際に、他のアクセス経路を介して同１〜ラ
ツクにアクセス要求があった場合、通常同一トラックに
割り当てられたアクセス機構が一つしか無いことから、
当該磁気ディスク装置は上位装置に対して上記他のアク
セス経路を介したアクセス要求の応答信号としでＢＵＳ
Ｙ信号を返送するようにしている。即ち、複数のアクセ
ス要求に対する当該磁気ディスク装置の選択論理は２以
上のアクセス要求に対でる同時選択を禁止覆るものであ
る。
よって上位装置に結合された磁気ディスク装置では、−
のアクセス経路を介して上位装置から当該磁気ディスク
上の所定領域、例えば所定トラックへのアクセス要求が
なされている際に、他のアクセス経路を介して同１〜ラ
ツクにアクセス要求があった場合、通常同一トラックに
割り当てられたアクセス機構が一つしか無いことから、
当該磁気ディスク装置は上位装置に対して上記他のアク
セス経路を介したアクセス要求の応答信号としでＢＵＳ
Ｙ信号を返送するようにしている。即ち、複数のアクセ
ス要求に対する当該磁気ディスク装置の選択論理は２以
上のアクセス要求に対でる同時選択を禁止覆るものであ
る。
一方、従来考えられている半導体ファイル装置、特に、
複数のアクセス経路によって上位装置に結合された半導
体ファイル装置にあっては、上記アクセス経路を介した
上位装置からの複数のアクセス要求に対づる選択論理は
、前述した磁気ディスク装置における選択論理を踏襲す
るものであった。
複数のアクセス経路によって上位装置に結合された半導
体ファイル装置にあっては、上記アクセス経路を介した
上位装置からの複数のアクセス要求に対づる選択論理は
、前述した磁気ディスク装置における選択論理を踏襲す
るものであった。
このように、磁気ディスク装置の場合と同様に、２以上
のアクＩ： ）、要求に対する同時選択を禁止す′ る
ようにりると、十位装冒は、一つのアクセス経路でのア
クセス要求に関して、他のアクセス経路でのアクセス要
求の状態を考慮せずに、単に当該アクセス要求が許容さ
れた場合の応答信号となるＳ Ｌ Ｔ Ｄ信号と、許容
されなかった場合の応答信“号となるＢＵＳＹ信号とを
監視するだけで良く、当該半導体ファイル装装置の制御
用ソフトウェアが比較的簡単になるとい・う利点があり
、また、磁気ディスク！ｆｉｌｆｆｉと同一の選択論理
とすることがら、汎用性も有づ”ることになる。
のアクＩ： ）、要求に対する同時選択を禁止す′ る
ようにりると、十位装冒は、一つのアクセス経路でのア
クセス要求に関して、他のアクセス経路でのアクセス要
求の状態を考慮せずに、単に当該アクセス要求が許容さ
れた場合の応答信号となるＳ Ｌ Ｔ Ｄ信号と、許容
されなかった場合の応答信“号となるＢＵＳＹ信号とを
監視するだけで良く、当該半導体ファイル装装置の制御
用ソフトウェアが比較的簡単になるとい・う利点があり
、また、磁気ディスク！ｆｉｌｆｆｉと同一の選択論理
とすることがら、汎用性も有づ”ることになる。
しかしながら、半導体ファイル装置の記憶媒体となる半
導体メモリはインタリーブ（時分割使用による）可能で
あり、複薮のアクセス要求に対処できるにもかかわらず
、上記従来の半導体ファイル装置は記憶媒体となる半導
体メモリの１−２特性を有効に利用しようとするもので
はなかった。
導体メモリはインタリーブ（時分割使用による）可能で
あり、複薮のアクセス要求に対処できるにもかかわらず
、上記従来の半導体ファイル装置は記憶媒体となる半導
体メモリの１−２特性を有効に利用しようとするもので
はなかった。
［発明の目的］
本発明は上記に鑑みてなされたもので、」−位装置での
スループットを更に向上さゼることのできる半導体ファ
イル装置を提供覆ることを「目的としている。
スループットを更に向上さゼることのできる半導体ファ
イル装置を提供覆ることを「目的としている。
［発明の構成］
上記目的を達成するため、本発明は、複数のアクセス経
路によって結合された半導体フチイル装置であって、−
のアクセス経路を介して上位装置から当該フ１イ″ル上
の所定領域へのアクセス要求がなされている際に他のア
クセス経路を介した同領域へのアクセス要求を許容づる
手段を備えたものである。
路によって結合された半導体フチイル装置であって、−
のアクセス経路を介して上位装置から当該フ１イ″ル上
の所定領域へのアクセス要求がなされている際に他のア
クセス経路を介した同領域へのアクセス要求を許容づる
手段を備えたものである。
［ｆｔ明の実施例〕
Ｊス下、本発明の実施例を図面に基づいて説明づる。
第１図は木元町に係る２１′尋休フツ・イル装置を含む
システムの一例を承りブロック図である。この例は、上
位装置が３台のＣＰｔＪｌ、２．３で構成され、各ＣＰ
Ｕ１．２．３と半導体フン・イル装置４とは、ＣＰ Ｌ
ｌ １についてみると、チャネル１１を介しく第１のア
クセス経路を含むパスａ、及びブトネル１２を介し−Ｃ
第２のアクセス経路を含むパスｂにより、ＣＰｔＪ２に
ついてみると、チャネル２１を介してアクセス経路を含
むバス０にＪ：す、また、ＣＰｔＪ３についてみると、
チャネル３１を介してアクセス経路を含むバスｄにより
それぞれ結合されている。
システムの一例を承りブロック図である。この例は、上
位装置が３台のＣＰｔＪｌ、２．３で構成され、各ＣＰ
Ｕ１．２．３と半導体フン・イル装置４とは、ＣＰ Ｌ
ｌ １についてみると、チャネル１１を介しく第１のア
クセス経路を含むパスａ、及びブトネル１２を介し−Ｃ
第２のアクセス経路を含むパスｂにより、ＣＰｔＪ２に
ついてみると、チャネル２１を介してアクセス経路を含
むバス０にＪ：す、また、ＣＰｔＪ３についてみると、
チャネル３１を介してアクセス経路を含むバスｄにより
それぞれ結合されている。
第２図は第１図における半導体ファイル装置４の具体的
構成の一例を示すブロック図である。同図にＨい−Ｕ、
４０はＭＯ８Ｗ（７）’ｌ′４休メ〔す、４１ａ 、４
１ｂ 、４１ｃ 、４１ｒｌ Ｇ、、Ｌそれ−ｆ’れｔ
＜スａ、ｂ、ｃ、ｄに対応したインタフＪ、−ス回路、
４３ａ 、４３ｂ 、４３ｃ ＋、４３ｄはぞれぞれｃ
ｐＬＪｌ、２．３から各インタリ−ス回路を介して入
力するデータ及び信号を半導体メモリ／ＩＯ側に、また
、半導体メモリ４０側がらのデータをＣＰＬＪｌ、２．
３側に転送するデータ転送回路、４４は各ＣＰＬＪ１，
２．３がら各インタ゛）」°〜ス回路４１ａ 、４１ｂ
、４１ｃ 、４１６及び各データ転送回路４３ａ 、
４３ｂ 、４３ｃ 、４３ｄを介したアクセス信号に基
づいて半導体メモリ４０のアクセスＭ１１１を行なうメ
モリアクレス制御回路であり、このメモリアクレス制御
回路４／１は、各データ転送回路４３ａ 、４３ｂ 、
４３ｃ 、４３ｄのアクレス信号伝送作動に関するイン
タリーブによって半導体メモリ４ｏに対し実質的に並列
アクセスを行なうようになっている。
構成の一例を示すブロック図である。同図にＨい−Ｕ、
４０はＭＯ８Ｗ（７）’ｌ′４休メ〔す、４１ａ 、４
１ｂ 、４１ｃ 、４１ｒｌ Ｇ、、Ｌそれ−ｆ’れｔ
＜スａ、ｂ、ｃ、ｄに対応したインタフＪ、−ス回路、
４３ａ 、４３ｂ 、４３ｃ ＋、４３ｄはぞれぞれｃ
ｐＬＪｌ、２．３から各インタリ−ス回路を介して入
力するデータ及び信号を半導体メモリ／ＩＯ側に、また
、半導体メモリ４０側がらのデータをＣＰＬＪｌ、２．
３側に転送するデータ転送回路、４４は各ＣＰＬＪ１，
２．３がら各インタ゛）」°〜ス回路４１ａ 、４１ｂ
、４１ｃ 、４１６及び各データ転送回路４３ａ 、
４３ｂ 、４３ｃ 、４３ｄを介したアクセス信号に基
づいて半導体メモリ４０のアクセスＭ１１１を行なうメ
モリアクレス制御回路であり、このメモリアクレス制御
回路４／１は、各データ転送回路４３ａ 、４３ｂ 、
４３ｃ 、４３ｄのアクレス信号伝送作動に関するイン
タリーブによって半導体メモリ４ｏに対し実質的に並列
アクセスを行なうようになっている。
一方、４２は本発明の主要部どなる選択回路であり、こ
の選択回路４２は、各ＣＰＵ１，２．３の指令に基づく
各ヂｐネル１１，１２．２１゜３１からの起動信号（Ｓ
Ｉ三り信号）に対して、該起動をｊ（容する場合のＳ
Ｌ Ｔ Ｄ信号又は許容しない場合のＢ Ｕ Ｓ’
Ｙ信号を各インタフェース回路４１ａ、４１ｂ、４１ｃ
、４１ｄを介して返送するようになっており、その具体
的な構成は例えば後述覆るように第３図に示すようにな
っている。
の選択回路４２は、各ＣＰＵ１，２．３の指令に基づく
各ヂｐネル１１，１２．２１゜３１からの起動信号（Ｓ
Ｉ三り信号）に対して、該起動をｊ（容する場合のＳ
Ｌ Ｔ Ｄ信号又は許容しない場合のＢ Ｕ Ｓ’
Ｙ信号を各インタフェース回路４１ａ、４１ｂ、４１ｃ
、４１ｄを介して返送するようになっており、その具体
的な構成は例えば後述覆るように第３図に示すようにな
っている。
尚、各データ転送回路４３ａ 、４３ｂ 、４３ｃ 。
４３ｄ及び選択回路４２はプロセッサ４５によって管理
されている。
されている。
ここで、上記選択回路４２の具体的構成を説明する。第
３図において、ＣＰＵ １の指令に基づくチャネル１１
からのインタフェース回路４１ａを介した起動信号（Ｓ
ＥＬ−Ａ＞がアンド回路４２８ａに入力するようになっ
ており、このアンド回路４２８ａの出力が反転回路４２
９ａを介してフリップフ［１ツブ４２０ａのセット端子
（Ｓ）に入力すると共に、このノリツブフロップ４２０
ａのリセット端子（Ｒ）には上記起動信号（Ｓ Ｅ Ｌ
・Ａ）の反転信号（ＳＥＬ−Ａ）が入力覆るようになっ
ている。イして、起動信号（ＳＦし・△）がアンド回路
４２８８Ｇご入力しに時（１」レベル信号）、このアン
ド回路４２８ａの出力がＨレベルの場合、この１ルベル
信号がＢｔＪＳＹ信号としてインタフェース回路４１８
に転送さＩＩ、またアンド回路４２８ａの出力がルベル
の場合、フリップ７０ツブ４２０ａがセットされ、この
ノリツブフロップ４２０ａのセラ１へ出力（１」レベル
）が上記起動信＋３（ＳＥＬ−Ａ＞に対ηる許容イｉ＜
３Ｆ３（ＳＬＴＯ−Ａ）としてインタフ１−ス回路４
１ａに転送されるようになっている。
３図において、ＣＰＵ １の指令に基づくチャネル１１
からのインタフェース回路４１ａを介した起動信号（Ｓ
ＥＬ−Ａ＞がアンド回路４２８ａに入力するようになっ
ており、このアンド回路４２８ａの出力が反転回路４２
９ａを介してフリップフ［１ツブ４２０ａのセット端子
（Ｓ）に入力すると共に、このノリツブフロップ４２０
ａのリセット端子（Ｒ）には上記起動信号（Ｓ Ｅ Ｌ
・Ａ）の反転信号（ＳＥＬ−Ａ）が入力覆るようになっ
ている。イして、起動信号（ＳＦし・△）がアンド回路
４２８８Ｇご入力しに時（１」レベル信号）、このアン
ド回路４２８ａの出力がＨレベルの場合、この１ルベル
信号がＢｔＪＳＹ信号としてインタフェース回路４１８
に転送さＩＩ、またアンド回路４２８ａの出力がルベル
の場合、フリップ７０ツブ４２０ａがセットされ、この
ノリツブフロップ４２０ａのセラ１へ出力（１」レベル
）が上記起動信＋３（ＳＥＬ−Ａ＞に対ηる許容イｉ＜
３Ｆ３（ＳＬＴＯ−Ａ）としてインタフ１−ス回路４
１ａに転送されるようになっている。
また、ＣＰ（Ｊｌの指令に基づくチャネル１２からのイ
ンタフェース回路７１ ｌ ｂを介した起動信号（ＳＥ
Ｉ−・Ｂ）に対する処理回路も上記と同様で、当該起動
信号（ＳＥＩ−・Ｂ）がアンド回路４２８ｂに入力する
ようになってＵ３す、このアンド回路４２８ｈの出力が
反転回路４２９１１を介してノリツブ７０ツブ４２０１
＋のセット端子（Ｓ）に人力すると共に、このフリップ
７０ツブ４２０１）のリセット端子（Ｒ）には上記起動
信８ （Ｓ Ｅ Ｌ −１３）の反転信号（ＳＥＬ−Ｂ
）が入力するようになっている。そして、上記同様アン
ド回路４２８ｂからの１−ルベル出力信号がＢＵＳＹ信
号としてインタフェース回路４１ｂに転送され、また、
フリップフロップ４２０ｂリセツト出力（１−ルベル）
が上記起動信号（ＳＥＬ−１３）に対する許容信号（Ｓ
Ｌ Ｔ Ｄ、 −８）としてインタフェース回路４１
ｂに転送されるようになっている。尚、０ＰＵ２の指令
に基づくチＶ′ネル２１からのインタフェース回路４１
Ｇを介した起動信号（Ｓ’ＥＬ−Ｃ）及びＣＦ）Ｕ３の
指令に基づくチャネル３１からのインタフェース回路４
１（ｌを介した起動信号（ＳＥＬ−Ｄ）に対する各処理
回路も上記と同様の構成となっている（図示せず）。
ンタフェース回路７１ ｌ ｂを介した起動信号（ＳＥ
Ｉ−・Ｂ）に対する処理回路も上記と同様で、当該起動
信号（ＳＥＩ−・Ｂ）がアンド回路４２８ｂに入力する
ようになってＵ３す、このアンド回路４２８ｈの出力が
反転回路４２９１１を介してノリツブ７０ツブ４２０１
＋のセット端子（Ｓ）に人力すると共に、このフリップ
７０ツブ４２０１）のリセット端子（Ｒ）には上記起動
信８ （Ｓ Ｅ Ｌ −１３）の反転信号（ＳＥＬ−Ｂ
）が入力するようになっている。そして、上記同様アン
ド回路４２８ｂからの１−ルベル出力信号がＢＵＳＹ信
号としてインタフェース回路４１ｂに転送され、また、
フリップフロップ４２０ｂリセツト出力（１−ルベル）
が上記起動信号（ＳＥＬ−１３）に対する許容信号（Ｓ
Ｌ Ｔ Ｄ、 −８）としてインタフェース回路４１
ｂに転送されるようになっている。尚、０ＰＵ２の指令
に基づくチＶ′ネル２１からのインタフェース回路４１
Ｇを介した起動信号（Ｓ’ＥＬ−Ｃ）及びＣＦ）Ｕ３の
指令に基づくチャネル３１からのインタフェース回路４
１（ｌを介した起動信号（ＳＥＬ−Ｄ）に対する各処理
回路も上記と同様の構成となっている（図示せず）。
一方、各アンド回路４２８ａ 、４２８ｂ・・・は各オ
ア回路４２７ａ 、４２７ｂ 、・・・の出力によって
グ〜トコントロールされるようになっており、この各オ
ア回路４２７ａ 、４２７ｂ・・・の入力側の構成を次
に説明する。尚、各オア回路４２７ａ。
ア回路４２７ａ 、４２７ｂ 、・・・の出力によって
グ〜トコントロールされるようになっており、この各オ
ア回路４２７ａ 、４２７ｂ・・・の入力側の構成を次
に説明する。尚、各オア回路４２７ａ。
４２７ｂ・・・の入力側の構成もまた、それぞれ略同様
のものとなるので、ここでは、Ａア回路４２７ａについ
て説明すると、第３図において、４２４ａ。
のものとなるので、ここでは、Ａア回路４２７ａについ
て説明すると、第３図において、４２４ａ。
４２５ａ 、４２６ａは論理゛１°’（Ｈレベル）又は
論理゛０”（Ｌレベル）に固定するためのショート回路
であり、アンド回路４２１８にシ：３−１−回路４２４
ａの出力と前述したチャネル１２ｈＳｌらの起動信号（
ＳＥＬ−Ｂ）に対する許容信号（ＳＬＴＤ−８＞とが入
力し、アンド回路４２２ａにショート回路４２５ａの出
力と前述したチＶネル２１からの起動信号（ＳＥＬ・Ｃ
）に対する許容信号（ＳＬＴＤ−Ｃ）とが入力し、更に
、アンド回路４２３ａにはショート回路４２６ａの出力
と前述したチャネル３１からの起動信号（ＳＥＬ・Ｄ）
に対する許容信号（ＳＬＴＤ−Ｄ）とが入力する′よう
になっている。そして、これらアンド回路４２１ａ 、
４２２ａ 、４２３ａの各出力がオア回路４２７ａに入
力するようになっている。
論理゛０”（Ｌレベル）に固定するためのショート回路
であり、アンド回路４２１８にシ：３−１−回路４２４
ａの出力と前述したチャネル１２ｈＳｌらの起動信号（
ＳＥＬ−Ｂ）に対する許容信号（ＳＬＴＤ−８＞とが入
力し、アンド回路４２２ａにショート回路４２５ａの出
力と前述したチＶネル２１からの起動信号（ＳＥＬ・Ｃ
）に対する許容信号（ＳＬＴＤ−Ｃ）とが入力し、更に
、アンド回路４２３ａにはショート回路４２６ａの出力
と前述したチャネル３１からの起動信号（ＳＥＬ・Ｄ）
に対する許容信号（ＳＬＴＤ−Ｄ）とが入力する′よう
になっている。そして、これらアンド回路４２１ａ 、
４２２ａ 、４２３ａの各出力がオア回路４２７ａに入
力するようになっている。
次に、本装置の作動について説明する。ＣＰＵ１からの
２系統（パスａ、パスｂ）のアクセス要求について、同
時アクセス可能にした場合を考λる。この時、ショート
回路４２４ａ及び同４２４ｂは“０″にセットされ、他
のショート回路は全て°゛１″′にセットされる。
２系統（パスａ、パスｂ）のアクセス要求について、同
時アクセス可能にした場合を考λる。この時、ショート
回路４２４ａ及び同４２４ｂは“０″にセットされ、他
のショート回路は全て°゛１″′にセットされる。
まず、ＣＰＵ１の指令に基づいてチャネル１１から起動
信号（ＳＥＬ・Ａ）が出力されると、他のチャネルから
の起動がなりれば、各アンド回路４２１ａ 、４２２ａ
、４２３ａの出力はＬレベルを保持し、オア回路４２
７ａの出力もＬレベルとなり、従って、に記起動信号（
ＳＥＬ・Ａ）が入力するアンド回路４２８ａの出力がＬ
レベルとなる。すると、反転回路４２９ａによる反転出
力によって７リツプフロツプ４．２０ａがセットされ、
このセット出力が上記起動信号（ＳＥＬ−Ａ）に対ける
許容信号（ＳＬＴＤ−Ａ）としてインタフェース回路４
１８を介してチャネル１１に転送される。そして、チャ
ネル１１が入力した上記許容信号（ＳＬＴＤ・△）に基
づき、ＣＰＵ１はチャネル１１を介してアクセス信号を
出力する。
信号（ＳＥＬ・Ａ）が出力されると、他のチャネルから
の起動がなりれば、各アンド回路４２１ａ 、４２２ａ
、４２３ａの出力はＬレベルを保持し、オア回路４２
７ａの出力もＬレベルとなり、従って、に記起動信号（
ＳＥＬ・Ａ）が入力するアンド回路４２８ａの出力がＬ
レベルとなる。すると、反転回路４２９ａによる反転出
力によって７リツプフロツプ４．２０ａがセットされ、
このセット出力が上記起動信号（ＳＥＬ−Ａ）に対ける
許容信号（ＳＬＴＤ−Ａ）としてインタフェース回路４
１８を介してチャネル１１に転送される。そして、チャ
ネル１１が入力した上記許容信号（ＳＬＴＤ・△）に基
づき、ＣＰＵ１はチャネル１１を介してアクセス信号を
出力する。
この時、ＣＰ ｊＪ １の指令に基づいて更にチャネル
１２から起動信号（ＳＥＬ−Ｂ）が出力されると、アン
ド回路４２２ｂ、４２３１］の出力は上記同様Ｌレベル
を保持すると共に、アンド回路４２ ｌ ｂ ハ、一方
ノ入力が上記Ｆｌ’ １１信号（８ＬＴＯ−Ａ）によっ
て１−（レベルとなるもののショー１〜回路４２４ｂが
’Ｏ”（１−レベル）となることからその出力をＬし゛
ベルに保持づることから、Ａア回路４２７ｂの出力もＬ
レベルを保持し、従って、上記起動信号（ＳＥＬ−Ｂ）
が入力するアンド回路４２８ｂの出力が１−レベルとな
る。すると、上記同様、フリップ７０ツブ４２０ｂがセ
ットされ、このセット出力が上記起動信号（ＳＥＬ−８
）に対する許容信号（ＳＬＴＤ−８）としてインタフェ
ース回路４１ｂを介してヂトネル１２に転送される。そ
して、チャネル１２に入力した」二記許容信＠（ＳＬＴ
Ｄ−Ｂ）に基づきＣＰＵ１はチャネル１２を介してアク
セス信号を出力する。
１２から起動信号（ＳＥＬ−Ｂ）が出力されると、アン
ド回路４２２ｂ、４２３１］の出力は上記同様Ｌレベル
を保持すると共に、アンド回路４２ ｌ ｂ ハ、一方
ノ入力が上記Ｆｌ’ １１信号（８ＬＴＯ−Ａ）によっ
て１−（レベルとなるもののショー１〜回路４２４ｂが
’Ｏ”（１−レベル）となることからその出力をＬし゛
ベルに保持づることから、Ａア回路４２７ｂの出力もＬ
レベルを保持し、従って、上記起動信号（ＳＥＬ−Ｂ）
が入力するアンド回路４２８ｂの出力が１−レベルとな
る。すると、上記同様、フリップ７０ツブ４２０ｂがセ
ットされ、このセット出力が上記起動信号（ＳＥＬ−８
）に対する許容信号（ＳＬＴＤ−８）としてインタフェ
ース回路４１ｂを介してヂトネル１２に転送される。そ
して、チャネル１２に入力した」二記許容信＠（ＳＬＴ
Ｄ−Ｂ）に基づきＣＰＵ１はチャネル１２を介してアク
セス信号を出力する。
上記のように、ＣＰＵ１から出力された２系統のアクセ
ス信号が半導体ファイル装置に入力すると、それぞれの
アクセス信号がインタフェース回路４１ａ 、４１ｂ及
びデータ転送回路４３ａ。
ス信号が半導体ファイル装置に入力すると、それぞれの
アクセス信号がインタフェース回路４１ａ 、４１ｂ及
びデータ転送回路４３ａ。
４３１）を介してメモリアクセス制御回路４４に転送さ
れ、このメモリアクセス制御回路４４の作動によって半
導体メモリ４０は上記２系統のアクセス信号に対して並
列的にアクセスされる。
れ、このメモリアクセス制御回路４４の作動によって半
導体メモリ４０は上記２系統のアクセス信号に対して並
列的にアクセスされる。
尚、ＣＰＵ２の指令に基づいてチャネル２１から起動信
号（ＳＥＬ・Ｃ）が出力され、半導体ファイル装＠４か
らこの起動信号（ＳＥＬ、−Ｃ）に対する許容信号（，
５ＬＴＯ−Ｃ）がチャネル２１に返送されている時に、
例えば、ヂ１ｔネル１１から新たな起動信号（ＳＥＬ・
Δ）が出力された場合、７ンド回路１１２２．１１の出
力が１−ルベルとなってオア回路４２７ａの出力が１４
レベルとなることから、」−記起動信号（ＳＥＬ−Ａ）
がアンド回路４２８ａに入力した時に当該出力がＨレベ
ルとなる。覆ると、このアンド回路４２’８ａからのＨ
レベル信号が上記起動信号（Ｓ Ｅ Ｌ、・△）に対す
るＢ Ｕ Ｓ Ｙ信号としてインタフェース回路４１ａ
に転送され、更にチャネル１１にもＢｔＪＳＹ信号が返
送される。よって、チャネル１１からの起動信号（ＳＥ
、Ｌ’−Ａ）は受付りられない。
号（ＳＥＬ・Ｃ）が出力され、半導体ファイル装＠４か
らこの起動信号（ＳＥＬ、−Ｃ）に対する許容信号（，
５ＬＴＯ−Ｃ）がチャネル２１に返送されている時に、
例えば、ヂ１ｔネル１１から新たな起動信号（ＳＥＬ・
Δ）が出力された場合、７ンド回路１１２２．１１の出
力が１−ルベルとなってオア回路４２７ａの出力が１４
レベルとなることから、」−記起動信号（ＳＥＬ−Ａ）
がアンド回路４２８ａに入力した時に当該出力がＨレベ
ルとなる。覆ると、このアンド回路４２’８ａからのＨ
レベル信号が上記起動信号（Ｓ Ｅ Ｌ、・△）に対す
るＢ Ｕ Ｓ Ｙ信号としてインタフェース回路４１ａ
に転送され、更にチャネル１１にもＢｔＪＳＹ信号が返
送される。よって、チャネル１１からの起動信号（ＳＥ
、Ｌ’−Ａ）は受付りられない。
上記のように、半導体フッ・イル装置４をＣＰＬＪ 。
１からの２系統のアクヒスに対して同時アクセスを許容
するようにしたため、当該半導体ファイル装置４の制御
に関するｃｐｕｉでのスループットの向上が図れる。た
だし、ＣＰ （Ｊ １での当該半導体ファイル装置４の
アクセスに関づるラフ１−ウェアは、各系統でのアクヒ
ス状態を常時監視づるものとし、例えば２系統の同時ア
クセスの際に、同一番地に対して同時に読み出し及び書
き込みが行なわれない等のデータ保全に閏する考慮がむ
されなければならない。
するようにしたため、当該半導体ファイル装置４の制御
に関するｃｐｕｉでのスループットの向上が図れる。た
だし、ＣＰ （Ｊ １での当該半導体ファイル装置４の
アクセスに関づるラフ１−ウェアは、各系統でのアクヒ
ス状態を常時監視づるものとし、例えば２系統の同時ア
クセスの際に、同一番地に対して同時に読み出し及び書
き込みが行なわれない等のデータ保全に閏する考慮がむ
されなければならない。
尚、ＣＰＬＪｌからの２系統のアクセスに加え、ＣＰＬ
Ｊ２．ＣＰＩＪ３からの各系統のアクセスを含めて同時
アクセスを可能にすることもできる。それは、半導体フ
ァイル装置４におりる選択回路４２の対応するショート
回路を全て０″にセットすれば良い。この場合も、上記
同様、各ＣＰＵ１．２．３での当該半導体ファイルＭｒ
ｔ／ｌのアクセスに藺する各ソフトウェアは、各ＣＰＵ
間でそれぞれのアクセス状態を常時監視しあうものとし
なりればならない。
Ｊ２．ＣＰＩＪ３からの各系統のアクセスを含めて同時
アクセスを可能にすることもできる。それは、半導体フ
ァイル装置４におりる選択回路４２の対応するショート
回路を全て０″にセットすれば良い。この場合も、上記
同様、各ＣＰＵ１．２．３での当該半導体ファイルＭｒ
ｔ／ｌのアクセスに藺する各ソフトウェアは、各ＣＰＵ
間でそれぞれのアクセス状態を常時監視しあうものとし
なりればならない。
［発明の効果１
以ｌ説明して込たように、本発明によれば、複数のアク
セス経路によって上位装置に結合された：つ導体）ｊ・
イル装置にａ３いて、−のアクレス経路を介しく上位装
置から当該ノアイル上の所定領域への）Ｊクセス要求が
なされている際に他のアクセス経路を介した同領域への
アクセスを許容するようにしたため、当該半導体ファイ
ル装置の記憶媒体となる半導体メモリの性能！十分に利
用することができ、にっで、上位装置でのスループット
を更に向上させることができる。
セス経路によって上位装置に結合された：つ導体）ｊ・
イル装置にａ３いて、−のアクレス経路を介しく上位装
置から当該ノアイル上の所定領域への）Ｊクセス要求が
なされている際に他のアクセス経路を介した同領域への
アクセスを許容するようにしたため、当該半導体ファイ
ル装置の記憶媒体となる半導体メモリの性能！十分に利
用することができ、にっで、上位装置でのスループット
を更に向上させることができる。
第１図は本発明に係る半導体ノアイル装置を含むシステ
ムの一例を示すブロック図、第２図は第１図における半
導体ファイル装置の基本構成の一例を示すブロック図、
第３図は第２図における選択回路の具体的構成の一例を
示すブロック図である。 １、 ２． ３・・・ＣＰ Ｕ ４・・・半導体ファイル装置 １１．１２．２１．３１・・・ｆｐネル４０・・・半導
体メモリ ４１ ａ 、 ４ ｌ ｂ 、 ４１ ｃ 、 ４１
（１−・・・・・インタフェース回路 ４２・・・選択回路 ４３ａ 、４３ｂ 、４３ｃ 、４３ｄ −・・・・・
データ転送回路 ４４・・・メモリアクゼス制御１ｉ１１路４５・・・プ
ロセッサ
ムの一例を示すブロック図、第２図は第１図における半
導体ファイル装置の基本構成の一例を示すブロック図、
第３図は第２図における選択回路の具体的構成の一例を
示すブロック図である。 １、 ２． ３・・・ＣＰ Ｕ ４・・・半導体ファイル装置 １１．１２．２１．３１・・・ｆｐネル４０・・・半導
体メモリ ４１ ａ 、 ４ ｌ ｂ 、 ４１ ｃ 、 ４１
（１−・・・・・インタフェース回路 ４２・・・選択回路 ４３ａ 、４３ｂ 、４３ｃ 、４３ｄ −・・・・・
データ転送回路 ４４・・・メモリアクゼス制御１ｉ１１路４５・・・プ
ロセッサ
Claims (1)
- 複数のアクセス経路によって上位装置に結合された半導
体ファイル装置であって、−のアクセス経路を介して上
位装置から当該ファイル上の所定領域へのアクセス要求
がなされている際に他のアクセス経路を介した同領域へ
のアクセス要求を〃１容する手段を備えたことを特徴と
Ｊる半導体ファイル装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111388A JPS60254341A (ja) | 1984-05-31 | 1984-05-31 | 半導体フアイル装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111388A JPS60254341A (ja) | 1984-05-31 | 1984-05-31 | 半導体フアイル装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60254341A true JPS60254341A (ja) | 1985-12-16 |
Family
ID=14559906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59111388A Pending JPS60254341A (ja) | 1984-05-31 | 1984-05-31 | 半導体フアイル装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254341A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63120349A (ja) * | 1986-11-10 | 1988-05-24 | Hitachi Ltd | フアイル多重制御方式 |
| JPS63266558A (ja) * | 1987-04-24 | 1988-11-02 | Mitsubishi Electric Corp | 半導体メモリ補助記憶装置 |
-
1984
- 1984-05-31 JP JP59111388A patent/JPS60254341A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63120349A (ja) * | 1986-11-10 | 1988-05-24 | Hitachi Ltd | フアイル多重制御方式 |
| JPS63266558A (ja) * | 1987-04-24 | 1988-11-02 | Mitsubishi Electric Corp | 半導体メモリ補助記憶装置 |
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