JPS6025278A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPS6025278A JPS6025278A JP13398483A JP13398483A JPS6025278A JP S6025278 A JPS6025278 A JP S6025278A JP 13398483 A JP13398483 A JP 13398483A JP 13398483 A JP13398483 A JP 13398483A JP S6025278 A JPS6025278 A JP S6025278A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ、産業上の利用分野
本発明は半導体素子、特にツェナーダイオードの製造方
法に関するものである。
法に関するものである。
口、従来技術
一般にツェナーダイオードは、第１図に示すよ゛）にＮ
型の半導体基板（１）にボロン等のＰ型不純物を選択拡
散することによりＰ型の不純物拡散領域（２）を形成し
て製造している。第２図は上記ツェナーダイオードの電
圧電流特性を示し、第１図図示の如く逆電圧を印加する
とある所定の電圧値にて急激に電流が増加する現像が発
生する。この現像が発生ずる際の所定電圧値、即ちツェ
ナー電圧Ｖｚは用途別に所定の規格値が決められており
、このツェナーダイオードの製造時には上記ツェナー電
圧Ｖｚを所望の規格値に設定している。
型の半導体基板（１）にボロン等のＰ型不純物を選択拡
散することによりＰ型の不純物拡散領域（２）を形成し
て製造している。第２図は上記ツェナーダイオードの電
圧電流特性を示し、第１図図示の如く逆電圧を印加する
とある所定の電圧値にて急激に電流が増加する現像が発
生する。この現像が発生ずる際の所定電圧値、即ちツェ
ナー電圧Ｖｚは用途別に所定の規格値が決められており
、このツェナーダイオードの製造時には上記ツェナー電
圧Ｖｚを所望の規格値に設定している。
ところで、このツェナー電圧ＶｚはＰＮ接合での不純物
の濃度差に反比例する。換言すれば、Ｎ型の半導体基板
（３）の不純物濃度を一定とすると、上記Ｐ型の不純物
拡散領域（２）の濃度が高い程、ツェナー電圧は低くな
る。したがって、ツェナー電圧Ｖｚの所望値が小さい場
合は、高濃度の不純物拡散領域（２）を形成する必要が
あるが、ガス拡散法では、その濃度に限度がある。その
ため、低ツェナー電圧Ｖｚのツェナーダイオードは、不
純物源としてＰ型不純物が高濃度にドープされたポリシ
リコンを用いている。
の濃度差に反比例する。換言すれば、Ｎ型の半導体基板
（３）の不純物濃度を一定とすると、上記Ｐ型の不純物
拡散領域（２）の濃度が高い程、ツェナー電圧は低くな
る。したがって、ツェナー電圧Ｖｚの所望値が小さい場
合は、高濃度の不純物拡散領域（２）を形成する必要が
あるが、ガス拡散法では、その濃度に限度がある。その
ため、低ツェナー電圧Ｖｚのツェナーダイオードは、不
純物源としてＰ型不純物が高濃度にドープされたポリシ
リコンを用いている。
従来、ツェナーダイオードの製造時における上記ツェナ
ー電圧Ｖｚの設定については、半導体基板（１）上に不
純物拡散領域（２）を形成するに際して、第３図に示す
如く、熱処理により不純物を半導体基板（１）に選択拡
散することによってＰＮ接合部の不純物濃度が低下し、
その熱処理時間（第３図図示横軸）が経過するにつれて
ツェナー電圧ＶＺ （第３図図示縦軸）は上昇する。そ
こで製品別による所望のツェナー電圧ＶｚＯの許容範囲
（Ｖｚｌ〜Ｖｚ２ ）を設定した上で計算上所定の熱処
理時間を予想しておき、上記許容範囲（Ｖｚｌ ”ＶＺ
２ ）内におりるツェナー電圧ν２の所望値νｚＯの若
干手前にてチェックした後、上記所望値ＶｚＯまでの残
存する熱処理時間を再計算して該所望値ＶｚＯの若干手
前にて再度チェックする。この′操作を数回繰り返すこ
とにより製品規格の許容範囲（ＶＺＩ〜Ｖ２２ ）内で
のツェナー電圧Ｖｚの所望値（ＶｚＯ）を得る。
ー電圧Ｖｚの設定については、半導体基板（１）上に不
純物拡散領域（２）を形成するに際して、第３図に示す
如く、熱処理により不純物を半導体基板（１）に選択拡
散することによってＰＮ接合部の不純物濃度が低下し、
その熱処理時間（第３図図示横軸）が経過するにつれて
ツェナー電圧ＶＺ （第３図図示縦軸）は上昇する。そ
こで製品別による所望のツェナー電圧ＶｚＯの許容範囲
（Ｖｚｌ〜Ｖｚ２ ）を設定した上で計算上所定の熱処
理時間を予想しておき、上記許容範囲（Ｖｚｌ ”ＶＺ
２ ）内におりるツェナー電圧ν２の所望値νｚＯの若
干手前にてチェックした後、上記所望値ＶｚＯまでの残
存する熱処理時間を再計算して該所望値ＶｚＯの若干手
前にて再度チェックする。この′操作を数回繰り返すこ
とにより製品規格の許容範囲（ＶＺＩ〜Ｖ２２ ）内で
のツェナー電圧Ｖｚの所望値（ＶｚＯ）を得る。
ところが上記熱処理において、熱処理温度の変動や時間
設定ミス等によってツェナー電圧Ｖｚがその所望値Ｖｚ
Ｏを一旦超えてしまう場合があヮた。そのような場合、
可逆性がないため再度所望のツェナー電圧ＶｚＯを得る
ことができず、不所望のツェナー電圧の在庫品が増大す
るという問題があった。
設定ミス等によってツェナー電圧Ｖｚがその所望値Ｖｚ
Ｏを一旦超えてしまう場合があヮた。そのような場合、
可逆性がないため再度所望のツェナー電圧ＶｚＯを得る
ことができず、不所望のツェナー電圧の在庫品が増大す
るという問題があった。
ハ１発明の目的
本発明は上記問題点に潮み提案されたもので、熱処理に
よる不純物選択拡散時に素子耐圧が所望値よりオーバー
してもこれを一旦低下させることにより再度所望の素子
耐圧を得ることを可能ならしめる半導体素子の製造方法
を提供することを目的とする。
よる不純物選択拡散時に素子耐圧が所望値よりオーバー
してもこれを一旦低下させることにより再度所望の素子
耐圧を得ることを可能ならしめる半導体素子の製造方法
を提供することを目的とする。
二０発明の構成
本発明は一導電型の半導体基板上に反対導電型の不純物
をドープしたポリシリコン層を形成し、熱処理によって
不純物拡散領域を形成するに際し、所定の温度（Ｔ１）
にて熱処理して不純物を半導体基板に選択拡散した後、
上記熱処理温度（Ｔ１）よりも高い温度（Ｔ２）に設定
して再び熱処理することにより一旦素子耐熱を低下させ
再び上昇させるようになした製造方法である。
をドープしたポリシリコン層を形成し、熱処理によって
不純物拡散領域を形成するに際し、所定の温度（Ｔ１）
にて熱処理して不純物を半導体基板に選択拡散した後、
上記熱処理温度（Ｔ１）よりも高い温度（Ｔ２）に設定
して再び熱処理することにより一旦素子耐熱を低下させ
再び上昇させるようになした製造方法である。
ホ、実施例
以下に本発明に係る半導体素子の製造方法の一実施例を
第４図乃至第７図を参照して説明する。第４図に於いて
、（３）はシリコンに、例えば１０”ａｔｍ ／−程度
のリンをドープさせたＮ型の半導体基板、（４）は該半
導体基板（３）上に形成されたシリコンの酸化膜で、こ
の酸化膜（４）にはフォトエツチング法により選択的に
窓孔（４ａ）が形成されている。（５）はＰ型不純物で
あるボロンを例えば１０”ゝａｔｍ／ｃＪ程度のかなり
高濃度にドープさせたポリシリコン層で、このポリシリ
コン層（５）はエピタキシャル成長により上記窓孔（４
ａ）を介して半導体基板（３）及び酸化膜（４）上に積
層形成されている。
第４図乃至第７図を参照して説明する。第４図に於いて
、（３）はシリコンに、例えば１０”ａｔｍ ／−程度
のリンをドープさせたＮ型の半導体基板、（４）は該半
導体基板（３）上に形成されたシリコンの酸化膜で、こ
の酸化膜（４）にはフォトエツチング法により選択的に
窓孔（４ａ）が形成されている。（５）はＰ型不純物で
あるボロンを例えば１０”ゝａｔｍ／ｃＪ程度のかなり
高濃度にドープさせたポリシリコン層で、このポリシリ
コン層（５）はエピタキシャル成長により上記窓孔（４
ａ）を介して半導体基板（３）及び酸化膜（４）上に積
層形成されている。
次に、（ＴＩ）の温度で熱処理を加えると、ポリシリコ
ン層（５）内のボロンば半導体基板（３）内に拡散して
いき、Ｐ型の不純物拡散領域（６）が形成される（第５
図参照）。熱処理時間が経過するにつれてこの不純物拡
散領域（６）が深くなり、換言すればＰＮ接合が深くな
り、上記ＰＮ接合部のポロン濃度が次第に低下し、ツェ
ナー電圧Ｖｚは上昇する。第７図は熱処理時間（横軸）
に対するツェナー電圧Ｖｚ （縦軸）の特性を示し、図
示の如く例えば９５０℃の熱処理温度（Ｔ１）で加熱す
ると、ボロンが拡散していきＰＮ接合部のボロン濃度が
次第に低下するため、熱処理時間の経過につれてツェナ
ー電圧ν２は上昇する。
ン層（５）内のボロンば半導体基板（３）内に拡散して
いき、Ｐ型の不純物拡散領域（６）が形成される（第５
図参照）。熱処理時間が経過するにつれてこの不純物拡
散領域（６）が深くなり、換言すればＰＮ接合が深くな
り、上記ＰＮ接合部のポロン濃度が次第に低下し、ツェ
ナー電圧Ｖｚは上昇する。第７図は熱処理時間（横軸）
に対するツェナー電圧Ｖｚ （縦軸）の特性を示し、図
示の如く例えば９５０℃の熱処理温度（Ｔ１）で加熱す
ると、ボロンが拡散していきＰＮ接合部のボロン濃度が
次第に低下するため、熱処理時間の経過につれてツェナ
ー電圧ν２は上昇する。
そこで上記ツェナー電圧Ｖｚを製品規格に合致した所望
値ＶｚＯに設定するに際して、何らかの原因によりその
所望値ＶｚＯを一旦超えてしまった場合、上記熱処理温
度（’Ｔ’ｌ）よりも高温度（Ｔ２）、例えば１０００
℃に上昇させて熱処理を加える。すると、不純物拡散領
域（６）のボロンの固溶度が大きくなり、９５０℃の熱
処理時よりも多量のボロンが上記不純物拡散領域（６）
内に入り込み（第６図参照）、ＰＮ接合部のボロン濃度
が増加してツェナー電圧Ｖｚが急激に低下する。このツ
ェナー電圧Ｖｚの低下は短時間（例えば１〜２分間）に
て発生ずる。この１０００℃の熱処理によって、ボロン
は更に深く拡散続けているので再度ツェナー電圧Ｖｚは
上昇開始する。このツェナー電圧Ｖｚの再上昇を利用し
て製品規格に合致した所望のツェナー電圧ＶｚＯを得る
ことができ、以下所定の工程を経て所定のツェナー電圧
ＶＺＯを有するツェナーダイオードが製造される。ここ
で図示の如り９５０℃と１０００℃との熱処理時でのツ
ェナー電圧Ｖｚの上昇率の違いは１．熱処理温度の違い
によるものであり、即らこのｆｉ１４処理温度が高いほ
どボロンの拡散速度が大きくなり、ＰＮ接合部のポロン
濃度の低下が急峻になるためである。
値ＶｚＯに設定するに際して、何らかの原因によりその
所望値ＶｚＯを一旦超えてしまった場合、上記熱処理温
度（’Ｔ’ｌ）よりも高温度（Ｔ２）、例えば１０００
℃に上昇させて熱処理を加える。すると、不純物拡散領
域（６）のボロンの固溶度が大きくなり、９５０℃の熱
処理時よりも多量のボロンが上記不純物拡散領域（６）
内に入り込み（第６図参照）、ＰＮ接合部のボロン濃度
が増加してツェナー電圧Ｖｚが急激に低下する。このツ
ェナー電圧Ｖｚの低下は短時間（例えば１〜２分間）に
て発生ずる。この１０００℃の熱処理によって、ボロン
は更に深く拡散続けているので再度ツェナー電圧Ｖｚは
上昇開始する。このツェナー電圧Ｖｚの再上昇を利用し
て製品規格に合致した所望のツェナー電圧ＶｚＯを得る
ことができ、以下所定の工程を経て所定のツェナー電圧
ＶＺＯを有するツェナーダイオードが製造される。ここ
で図示の如り９５０℃と１０００℃との熱処理時でのツ
ェナー電圧Ｖｚの上昇率の違いは１．熱処理温度の違い
によるものであり、即らこのｆｉ１４処理温度が高いほ
どボロンの拡散速度が大きくなり、ＰＮ接合部のポロン
濃度の低下が急峻になるためである。
尚、上記実施例では熱処理温度を９５０℃から１０００
℃に上昇させるごとにより耐圧低下を図っているが、本
発明はこれに限定されることなく、上記熱処理温度は種
々に設定可能で、その温度差が大きければ大きい程耐圧
低下も大きくなる。また上記実施例ではＮ型の半導体基
板をベースとしてボロン等のＰ型不純物を選択拡散する
場合について説明したが、逆にＰ型の半導体基板をベー
スとしてＮ型不純物を選択拡散する場合も勿論可能であ
る。
℃に上昇させるごとにより耐圧低下を図っているが、本
発明はこれに限定されることなく、上記熱処理温度は種
々に設定可能で、その温度差が大きければ大きい程耐圧
低下も大きくなる。また上記実施例ではＮ型の半導体基
板をベースとしてボロン等のＰ型不純物を選択拡散する
場合について説明したが、逆にＰ型の半導体基板をベー
スとしてＮ型不純物を選択拡散する場合も勿論可能であ
る。
へ０発明の効果
本発明によれば、−導電型の半導体基板に反対導電型の
不純物を選択拡散してＰＮ接合を形成するに際して、ツ
ェナー電圧ν２が所望値を超えてもその熱処理温度を上
昇させることにより上記半導体素子の耐圧を一旦低下さ
せ再び上昇させることが可能となり、所望のツェナー電
圧Ｖｚに設定することができる。従って製品の歩留まり
も向上してその低コスト化を図ることも可能となり、不
所望のツェナー電圧Ｖｚの在庫品を増大することもなく
なる。
不純物を選択拡散してＰＮ接合を形成するに際して、ツ
ェナー電圧ν２が所望値を超えてもその熱処理温度を上
昇させることにより上記半導体素子の耐圧を一旦低下さ
せ再び上昇させることが可能となり、所望のツェナー電
圧Ｖｚに設定することができる。従って製品の歩留まり
も向上してその低コスト化を図ることも可能となり、不
所望のツェナー電圧Ｖｚの在庫品を増大することもなく
なる。
第１図は一般的なツェナーダイオードを示す概略断面図
、第２図は一般的なツェナーダイオードの電圧電流特性
図、第３図は従来の製造方法における熱処理時間（温度
）に対するツェナー電圧特性図、第４図乃至第６図は本
発明に係る半導体素子の製造方法における不純物拡散工
程を示す概略断面図、第７図は本発明における熱処理時
間（温度）に対するツェナー電圧特性図である。 （３） −半導体基板、（５） −ポリシリコン層、（
６）−・−・不純物拡散領域、（ＴＩ ＞ （Ｔ２ ）
−・熱処理温度（ＴＩ ＜７２ ）。 ５８１ ′５ ｊ５も１ 階 ４１ご、。 鯛 ト 勃 え ｄ い 鮫 ７ 図
、第２図は一般的なツェナーダイオードの電圧電流特性
図、第３図は従来の製造方法における熱処理時間（温度
）に対するツェナー電圧特性図、第４図乃至第６図は本
発明に係る半導体素子の製造方法における不純物拡散工
程を示す概略断面図、第７図は本発明における熱処理時
間（温度）に対するツェナー電圧特性図である。 （３） −半導体基板、（５） −ポリシリコン層、（
６）−・−・不純物拡散領域、（ＴＩ ＞ （Ｔ２ ）
−・熱処理温度（ＴＩ ＜７２ ）。 ５８１ ′５ ｊ５も１ 階 ４１ご、。 鯛 ト 勃 え ｄ い 鮫 ７ 図
Claims (1)
- （１） −導電型の半導体基板上に反対導電型の不純物
をドープしたポリシリコン層を形成し、熱処理によって
不純物拡散領域を形成するに際し、所定温度に°ζ熱処
理して不純物を半導体基板に選択拡散した後、上記熱処
理の温度よりも更に高い温度で再び熱処理することによ
り一旦素子耐圧を低下させ再び上昇させるようになした
ことを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13398483A JPS6025278A (ja) | 1983-07-21 | 1983-07-21 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13398483A JPS6025278A (ja) | 1983-07-21 | 1983-07-21 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6025278A true JPS6025278A (ja) | 1985-02-08 |
Family
ID=15117665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13398483A Pending JPS6025278A (ja) | 1983-07-21 | 1983-07-21 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6025278A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01196743A (ja) * | 1988-02-01 | 1989-08-08 | Toshiba Corp | 情報記録媒体 |
-
1983
- 1983-07-21 JP JP13398483A patent/JPS6025278A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01196743A (ja) * | 1988-02-01 | 1989-08-08 | Toshiba Corp | 情報記録媒体 |
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