JPS60242680A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法に関するものであって
、ＧａＡｓ ＭＥＳＦＥＴ （シーｉｙトキーゲートＦ
ＥＴ）を製造するのに用いて最適なものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and the present invention relates to a method for manufacturing a semiconductor device, in which GaAs MESFET
It is most suitable for use in manufacturing ET).
背景技術とその問題点
従来、ＧａＡｓ ＭＥＳ Ｆ ＥＴは、第１Ａ図〜第１
Ｆ図に示すような方法によって製造されている。BACKGROUND TECHNOLOGY AND PROBLEMS Conventionally, GaAs MES FETs are
It is manufactured by the method shown in Figure F.
即ち、第１Ａ図に示すように、まず半絶縁性のＧａＡｓ
基板１の表面に例えばＳｉを５０ＫｅＶ 、 ２．ＯＸ
１０ＩｚｃＩｎ−２の条件で選択的ムイオン注入するこ
とにより、ｎ型のチャネル領域２を形成する。次に第１
Ｂ図に示すように、ＧａＡｓ基板１の全面にへβ膜３を
蒸着法により被着形成し、次いでこのＡＡ膜３上にフォ
トレジストを塗布した後、所定のパターンニングを行っ
て所定形状のフォトレジスト４を形成する。次に第１Ｃ
図に示すように、フォトレジスト４をマスクとしてＡ７
！膜３をリン酸系のエツチング液によってオーバーエツ
チングする。That is, as shown in FIG. 1A, first, semi-insulating GaAs
For example, Si is applied to the surface of the substrate 1 at 50 KeV; 2. OX
An n-type channel region 2 is formed by selectively implanting murine ions under the conditions of 10IzcIn-2. Next, the first
As shown in Figure B, a β film 3 is formed on the entire surface of a GaAs substrate 1 by vapor deposition, and then a photoresist is applied on this AA film 3, and then a predetermined patterning is performed to form a predetermined shape. A photoresist 4 is formed. Next, 1C
As shown in the figure, using photoresist 4 as a mask, A7
! The film 3 is over-etched using a phosphoric acid-based etching solution.
このエツチングにより、ゲート電極５が形成されると共
に、ＧａＡｓ基板１が一部露出され、またフォトレジス
ト４の端部の下方にアンダーカット部６が形成される。By this etching, the gate electrode 5 is formed, a portion of the GaAs substrate 1 is exposed, and an undercut portion 6 is formed below the end of the photoresist 4.
次に第１Ｄ図に示すように、蒸着法により全面にＡｕ−
Ｇｅ合金及びＮｉを順次被着形成することによりソース
電極８及びドレイン電極９を形成する。なおこのように
して形成されたＡｕ−Ｇｅ合金及びＮｉの２層膜を以下
においてはＡｕＧｅ／Ｎｉ膜７ （オーミック金属膜）
と称する。この蒸着の際には、フォトレジスト４ａの両
側面４ｂ、４ｃによって蒸着領域が規定される結果、ソ
ース電極８及びドレイン電極９とゲート電極５との間に
は、ゲート電極５からフォトレジスト４ａがＧａＡｓ基
板１と平行な方向に突出する突出長さにほぼ相当する長
さの間隙１０．１１が形成される。なおへβ膜３ａ、３
ｂとソース電極８及びドレイン電極９との間にも同様な
間隙が形成される。次にフォトレジスト４を上記Ａｕ−
Ｇｅ合金及びＮｉの蒸着の際にこのフォトレジスト４の
上に形成されたＡｕＧｅ／ Ｎｉ膜７と共にリフト・オ
フ法により除去して第１Ｅ図に示す状態とする。次に不
要なＡβ膜３ａ。Next, as shown in Figure 1D, Au-
A source electrode 8 and a drain electrode 9 are formed by sequentially depositing a Ge alloy and Ni. The two-layer film of Au-Ge alloy and Ni formed in this way will be referred to as AuGe/Ni film 7 (ohmic metal film) below.
It is called. During this vapor deposition, as a result of the vapor deposition region being defined by both side surfaces 4b and 4c of the photoresist 4a, the photoresist 4a from the gate electrode 5 is formed between the source electrode 8 and the drain electrode 9 and the gate electrode 5. A gap 10.11 having a length approximately corresponding to the length of the protrusion protruding in a direction parallel to the GaAs substrate 1 is formed. Naohe β membrane 3a, 3
A similar gap is also formed between the source electrode 8 and the drain electrode 9. Next, the photoresist 4 is coated with the above Au-
The AuGe/Ni film 7 formed on the photoresist 4 during the vapor deposition of the Ge alloy and Ni is removed by a lift-off method, resulting in the state shown in FIG. 1E. Next is unnecessary Aβ film 3a.
３ｂを除去した後、第１Ｆ図に示すように、プラズマＣ
ＶＤ法によりバンシヘーション膜としての５ｉＪ４膜１
５を全面に被着形成する。次に４５０°Ｃ程度の温度で
熱処理を行うことにより、ソース電極８及びドレイン電
極９とＧａＡｓ基板１との間のそれぞれの界面付近にお
いてこれらのソース電極８及びドレイン電極９を構成す
るＡｕＧｅ／Ｎｉ膜７とＧａＡｓ基板１とを合金化させ
る。この結果、ソース電極８及びドレイン電極９とＧａ
Ａｓ基板１とがオーミック接触となる。この後、５ｉＪ
ｎ膜１５の所定部分をエツチング除去し上開口を形成し
、次いでこれらの開口を通じてソース電極８及びドレイ
ン電極９のための配線を形成して所望のＧａＡｓ ＭＥ
ＳＦＥＴを完成させる。After removing 3b, the plasma C
5iJ4 film 1 as banshihesion film by VD method
5 is deposited on the entire surface. Next, by performing heat treatment at a temperature of about 450°C, AuGe/Ni constituting the source electrode 8 and drain electrode 9 are removed near the respective interfaces between the source electrode 8 and the drain electrode 9 and the GaAs substrate 1. The film 7 and the GaAs substrate 1 are alloyed. As a result, source electrode 8 and drain electrode 9 and Ga
Ohmic contact is made with the As substrate 1. After this, 5iJ
A predetermined portion of the n film 15 is etched away to form upper openings, and then wiring for the source electrode 8 and drain electrode 9 is formed through these openings to form the desired GaAs ME.
Complete SFET.
上述の第１Ａ図〜第１Ｆ図に示す従来の製造方法は、製
造プロセスが比較的簡単で実用性が高いが、次のような
欠点を有している。即ち、ゲート電極５とソース電極８
及びドレイン電極９との間隔を小さくする場合、第１Ｄ
図に示す工程において行うＡｕＧｅ／Ｎｉ膜７の蒸着時
にゲート電極５とソース電極８及びドレイン電極９とが
接触してしまうおそれがある。Although the conventional manufacturing method shown in FIGS. 1A to 1F described above has a relatively simple manufacturing process and is highly practical, it has the following drawbacks. That is, the gate electrode 5 and the source electrode 8
When reducing the distance between the drain electrode 9 and the drain electrode 9, the first D
There is a possibility that the gate electrode 5 comes into contact with the source electrode 8 and the drain electrode 9 during the deposition of the AuGe/Ni film 7 in the process shown in the figure.
上述のような欠点のない製造方法として、近時第２Ａ図
〜第２Ｆ図に示すような製造方法が提案されている。こ
の製造方法においては、第２Ａ図に示すように、まず第
１Ａ図と同様にＳｉのイオン注入によりｎ型のチャネル
領域２を形成し、次し）で全面にへ℃膜を被着形成した
後、この八βｌｌりの所定部分をエツチング除去してｉ
から成るゲート電極５を形成する。次に第２Ｂ図Ｇこ示
すようＧこ、ＣＶＤ法により全面にＳｉＯ□膜２０を被
着形成する。As a manufacturing method that does not have the above-mentioned drawbacks, a manufacturing method as shown in FIGS. 2A to 2F has recently been proposed. In this manufacturing method, as shown in FIG. 2A, an n-type channel region 2 is first formed by Si ion implantation in the same manner as in FIG. After that, this 8βll predetermined portion is removed by etching.
A gate electrode 5 is formed. Next, as shown in FIG. 2B, a SiO□ film 20 is deposited on the entire surface by CVD.
次にＣＦ４ガスをエツチングガスとして用（、ｓだ反応
性イオンエツチング（ＲＩ Ｅ）法によりＧａＡｓ基手
反１に垂直な方向に５ｉＯｚ膜２０を異方性工・ノチン
ク゛することによって、第２Ｃ図に示すようＧこゲート
電極５の側壁部のＳｉＯ□膜２０ａのみを残す。次に・
第２Ｄ図に示すように、全面にＡｕ−Ｇｅ合金及びＮｉ
を順次蒸着してＡｕＧｅ／Ｎｉ膜７を被着形成した後、
ゲート電極５の上方における膜厚が他の部分に比べて最
小となるようにフォトレジスト２２を全面に塗布する。Next, the 5iOz film 20 is anisotropically etched and notched in the direction perpendicular to the GaAs substrate 1 by reactive ion etching (RIE) using CF4 gas as an etching gas, as shown in FIG. 2C. As shown in , only the SiO□ film 20a on the side wall of the gate electrode 5 is left.
As shown in Figure 2D, the entire surface is covered with Au-Ge alloy and Ni.
After sequentially depositing AuGe/Ni film 7,
Photoresist 22 is applied over the entire surface so that the film thickness above gate electrode 5 is the smallest compared to other parts.
次に上述の場合と同様なＲＩＥ法Ｇこより、ゲート電極
５に対応する部分のＡｕＧｅ／Ｎｉ膜７ａの上面が露出
されるまでフォトレジスト２２を異方性エツチングする
。次にＡｒイオンを用し）たイオンミリング法により上
記ＡｕＧｅ／Ｎｉ膜７ａを選択的に異方性エツチングし
て、第２Ｅ図に示すようにゲート電極５の上面を露出さ
せると共に、ゲート電極５とＡｕＧｅ／Ｎｉ膜７とを互
いに分離する。Next, the photoresist 22 is anisotropically etched using RIE method G similar to that described above until the upper surface of the AuGe/Ni film 7a corresponding to the gate electrode 5 is exposed. Next, the AuGe/Ni film 7a is selectively anisotropically etched by ion milling (using Ar ions) to expose the upper surface of the gate electrode 5 as shown in FIG. and AuGe/Ni film 7 are separated from each other.
このようにして２つに分離された＾ｕＧｅ／Ｎｉ膜７の
一方がソース電極８を構成し、他方がドレイン電極９を
構成する。この後゛、残っているフォトレジスト２２を
除去して第２Ｆ図に示すように所望のＧａＡｓ ＭＥＳ
ＦＥＴを完成させる。One of the uGe/Ni films 7 thus separated into two constitutes the source electrode 8, and the other constitutes the drain electrode 9. After this, the remaining photoresist 22 is removed to form the desired GaAs MES as shown in FIG. 2F.
Complete the FET.
上述の第２Ａ図〜第２Ｆ図に示す従来の製造方法によれ
ば、第２Ｃ図に示す工程においてゲート電極５の側壁に
形成されたＳｉＯ□膜２０ａの厚さだけ離れた位置にソ
ース電極８及びドレイン電極９をセルファラインで形成
することができるとし）う利点がある。またゲート電極
５とソース電極８及びドレイン電極９とが５ｉＯｚ膜２
０ａで絶縁されているので、ゲート電極５とソース電極
８及びドレイン電極９とが短絡することがない。このた
め５ｉＯｚ膜２０ａの膜厚を十分に小さく選ぶことによ
り、ソース電極８及びドレイン電極９とゲート電極５と
の間隔を極めて小さくすることができ、従って短チヤネ
ル化が可能である。しかしながら、上述の第２Ａ図〜第
２Ｆ図に示す製造方法は次のような欠点を有している。According to the conventional manufacturing method shown in FIGS. 2A to 2F described above, in the step shown in FIG. There is also an advantage that the drain electrode 9 can be formed by self-alignment. Furthermore, the gate electrode 5, the source electrode 8, and the drain electrode 9 are formed of a 5iOz film 2.
Since they are insulated by 0a, the gate electrode 5, the source electrode 8, and the drain electrode 9 will not be short-circuited. Therefore, by selecting the film thickness of the 5iOz film 20a to be sufficiently small, the distance between the source electrode 8 and drain electrode 9 and the gate electrode 5 can be made extremely small, and therefore, the channel can be shortened. However, the manufacturing method shown in FIGS. 2A to 2F described above has the following drawbacks.
即ち、第２Ｄ図に示す工程においては、ゲート電極５と
ＡｕＧｅ／Ｎｉ膜７とが接触しているため、ゲート電極
５を構成するＡｌｌとＡｕＧｅ／Ｎｉ膜７との反応が起
き、このため製造プロセスが不安定となってしまう。ま
たイオンミリング法によりゲート電極５の上のＡｕＧｅ
／Ｎｉ膜７ａを選択約７ａ去して第２Ｅ図に示すような
形状とすることは実際にはかなり難しく、このためゲー
ト電極５の上部がある程度エツチングされる。That is, in the step shown in FIG. 2D, since the gate electrode 5 and the AuGe/Ni film 7 are in contact with each other, a reaction occurs between All that constitutes the gate electrode 5 and the AuGe/Ni film 7, and as a result, the manufacturing process is delayed. The process becomes unstable. Furthermore, the AuGe on the gate electrode 5 is removed by ion milling.
It is actually quite difficult to selectively remove about 7a of the /Ni film 7a to form the shape shown in FIG. 2E, and therefore the upper part of the gate electrode 5 is etched to some extent.
おそれがある。There is a risk.
発明の目的
本発明は、上述の問題にかんがみ、従来の半導体装置の
製造方法が有する上述のような欠点を是正した半導体装
置の製造方法を提供することを目的とする。OBJECTS OF THE INVENTION In view of the above-mentioned problems, an object of the present invention is to provide a method for manufacturing a semiconductor device that corrects the above-described drawbacks of conventional methods for manufacturing a semiconductor device.
発明の概要
本発明に係る半導体装置の製造方法は、半導体基板と平
行な方向に突出しているひさし部を有するフォトレジス
トマスクがその上に設けられたゲート電極を上記半導体
基板上に形成する工程と、気相成長法により、上記フォ
トレジストマスク、上記ゲート電極及び上記半導体基板
を被覆する絶縁膜を被着形成する工程と、上記フォトレ
ジストマスクの上記ひさし部を用いて上記絶縁膜を異方
性エツチングにより除去することによって、上記ゲート
電極の側壁部に位置する上記絶縁膜を残して上記半導体
基板を露出させる工程と、上記フォトレジストマスクを
用いて上記半導体基板上にオーミック金属膜を被着する
ことによりソース電極及びドレイン電極を形成する工程
とをそれぞれ具備している。このようにすることによっ
て、従来の製造方法と同様にソース電極及びドレイン電
極をゲート電極に対してセルファラインで形成すること
ができる。またゲート電極の側壁に形成されている絶縁
膜によりゲート電極とソース電極及びドレイン電極とを
絶縁することができる。このためゲート電極とソース電
極及びドレイン電極とが短絡することがないので、フォ
トレジストマスクの突出長さを十分に小さくしてゲート
電極の側壁に形成されている上記絶縁膜の厚さを十分に
小さくすることにより、ゲート電極とソース電極及びド
レイン電極との間隔を極めて小さくすることができ、従
って短チヤネル化が可能である。またゲート電極とオー
ミック金属膜とが接触することがないので、ゲート電極
とオーミ・ツク金属膜との反応の問題が解消され、従っ
て製造プロセスを安定化させることができる。Summary of the Invention A method for manufacturing a semiconductor device according to the present invention includes the steps of forming, on the semiconductor substrate, a gate electrode provided with a photoresist mask having an eaves portion projecting in a direction parallel to the semiconductor substrate. , a step of depositing an insulating film covering the photoresist mask, the gate electrode, and the semiconductor substrate by a vapor phase growth method, and anisotropically forming the insulating film using the eaves part of the photoresist mask. exposing the semiconductor substrate by removing it by etching, leaving the insulating film located on the side wall of the gate electrode; and depositing an ohmic metal film on the semiconductor substrate using the photoresist mask. The method also includes a step of forming a source electrode and a drain electrode, respectively. By doing so, the source electrode and the drain electrode can be formed in a self-aligned manner with respect to the gate electrode as in the conventional manufacturing method. Furthermore, the gate electrode can be insulated from the source and drain electrodes by the insulating film formed on the sidewalls of the gate electrode. Therefore, the gate electrode and the source and drain electrodes are not short-circuited, so the protrusion length of the photoresist mask is made sufficiently small and the thickness of the insulating film formed on the side walls of the gate electrode is made sufficiently small. By making it small, the distance between the gate electrode and the source and drain electrodes can be made extremely small, thereby making it possible to shorten the channel. Furthermore, since the gate electrode and the ohmic metal film do not come into contact with each other, the problem of reaction between the gate electrode and the ohmic metal film is solved, and the manufacturing process can therefore be stabilized.
実施例 以下本発明に係る半導体装置の製造方法をＧａＡｓ 。Example The method for manufacturing a semiconductor device according to the present invention will be described below using GaAs.
ＭＥＳＦ’ＥＴの製造に適用した一実施例につき図面を
参照しながら説明する。なお第３Ａ図〜第３Ｇ図におい
ては、第１Ａ図〜第１Ｆ図と同一部分には同一の符号を
付し、必要に応じて説明を省略する。An embodiment applied to the production of MESF'ET will be described with reference to the drawings. Note that in FIGS. 3A to 3G, the same parts as in FIGS. 1A to 1F are designated by the same reference numerals, and description thereof will be omitted as necessary.
まずＧａＡｓ基板１を用いて第ＬＡＩＤ〜第１Ｃ図と同
様に工程を進め、第３Ａ図に示すように、ＧａＡｓ基板
１と平行な方向に突出しているひさし部４ｄ〜４ｇを有
するフォトレジスト４がその上に設けられたゲート電極
５をＧａＡｓ基板１上に形成する。First, using the GaAs substrate 1, the process is carried out in the same manner as shown in LAID to FIG. 1C, and as shown in FIG. A gate electrode 5 provided thereon is formed on the GaAs substrate 1.
次に第３Ｂ図に示すように、プラズマＣＶＤ法により全
面にＳｉＯ□膜２４全２４形成する。この結果、フォト
レジスト４のひさし部４ｄ〜４ｇの下方も含めてフォト
レジスト４、ゲート電極５、ＡＩ！膜３ａ、３ｂ及びＧ
ａＡｓ基板１の表面がほぼ均一な膜厚の５ｔ（ｈ膜２４
により覆われる。Next, as shown in FIG. 3B, a total of 24 SiO□ films 24 are formed on the entire surface by plasma CVD. As a result, the photoresist 4, the gate electrode 5, and the AI! Membranes 3a, 3b and G
The surface of the aAs substrate 1 is coated with a 5t (h film 24) with an almost uniform film thickness.
covered by.
次に第２Ｃ図に関連して述べたと同様なＲＩＥ法により
ＧａＡｓ基板１と垂直な方向にＳｉＯ□膜２４全２４性
エツチングを行って、第３Ｃ図に示すようにゲート電極
５の側壁部に位置するＳｉＯ□膜２４ａ〜２４Ｃのみ残
す。なおＳｉＯ□膜２ｊｂは、ゲート電極５の全周に形
成されている。Next, the entire SiO□ film 24 is etched in a direction perpendicular to the GaAs substrate 1 using the same RIE method as described in connection with FIG. Only the SiO□ films 24a to 24C located therein are left. Note that the SiO□ film 2jb is formed all around the gate electrode 5.
次に第１Ｄ図と同様にＡｕ−Ｇｅ合金膜及びＮ、ｉ膜を
蒸着法により順次全面に被着形成して、第３Ｄ図に示す
ようにＡｕＧｅ／Ｎｉ膜７から成るソース電極８及びド
レイン電極９を形成する。Next, as in FIG. 1D, an Au-Ge alloy film and a N, i film are sequentially deposited on the entire surface by vapor deposition, and as shown in FIG. Electrode 9 is formed.
次に第１Ｅ図に関連して述べたと同様のリフト・オフ法
によりフォトレジスト４をその上に形成されているＡｕ
Ｇｅ／Ｎｉ膜７と共に除去して第３Ｅ図に示す状態とす
る。Next, the photoresist 4 is removed from the Au layer formed thereon by a lift-off method similar to that described in connection with FIG. 1E.
This is removed together with the Ge/Ni film 7, resulting in the state shown in FIG. 3E.
次に全面にフォトレジストを塗布し、次いで所定のパタ
ーンニングを行って、第３Ｆ図に示すように、ゲート電
極５、ソース電極８及びドレイン電極９を被覆する所定
形状のフォトレジスト２５を形成する。Next, a photoresist is applied to the entire surface, and then a predetermined patterning is performed to form a photoresist 25 in a predetermined shape that covers the gate electrode 5, source electrode 8, and drain electrode 9, as shown in FIG. 3F. .
次に上記フォトレジスト、、２５をマスクとしてへβ膜
３ａ、３ｂ及びこれらのへρ膜３ａ、’３ｂの側面に形
成されているＳｉＯ□膜２４ａ、２４ｃを順次エツチン
グ除去して第３Ｇ図に示す状態とした後、第１Ｆ図に関
連して述べたと同様に工程を。Next, using the photoresist 25 as a mask, the SiO□ films 24a and 24c formed on the side surfaces of the β films 3a and 3b and the ρ films 3a and 3b are sequentially removed by etching as shown in FIG. 3G. After obtaining the condition shown, the process is carried out in the same manner as described in connection with FIG. 1F.
進めて所望のＧａＡｓ ＭＥＳＦＥＴを完成させる。Proceed to complete the desired GaAs MESFET.
上述の実施例によれば、次のような利点がある。According to the embodiment described above, there are the following advantages.
即ち、第３Ａ図に示すように、ゲート電極５の上にＧａ
Ａｓ基板１と平行な方向に所定距離（例えばゲート電極
５の幅の１／４に相当する距離）だけ突出しているひさ
し部４ｅ、４ｆを有するフォトレジス）４ａを形成して
いるので、第３Ｄ図に示す工程において行う蒸着の際に
上記フォトレジスト４ａがマスクとして働き、この結果
、従来の製造方法と同様にソース電極８及びドレイン電
極９をゲート電極５に対してセルファラインで形成する
ことができる。また第３Ｂ図に示す工程において全面に
ＳｉＯ□膜２４を被着形成した後、ＲＩＢ法による異方
性エツチングを行ってゲート電極５の側壁部ＳｉＯ□膜
２４ｂを残しているので、第３Ｄ図に″示すようにソー
ス電極８及びドレイン電極９を形成した場合、上記５ｉ
０２膜２４ｂによりゲート電極５とソース電極８及びド
レイン電極９とが絶縁される。従って、ゲート電極５と
ソース電極８及びドレイン電極９とが短絡することがな
いので、フォトレジスト４ａのゲート電極５からの突出
長さを十分に小さくして上記ＳｉＯ□膜２４ｂの厚さを
十分に小さくすることにより、ゲート電極５とソース電
極８及びドレイン電極９との間隔を極めて小さくするこ
とができ、このために短チヤネル化が可能である。That is, as shown in FIG. 3A, Ga is deposited on the gate electrode 5.
Since the photoresist (photoresist) 4a having the eaves portions 4e and 4f protruding by a predetermined distance (for example, a distance corresponding to 1/4 of the width of the gate electrode 5) in a direction parallel to the As substrate 1 is formed, the 3D The photoresist 4a acts as a mask during vapor deposition in the process shown in the figure, and as a result, the source electrode 8 and drain electrode 9 can be formed in self-line with respect to the gate electrode 5, as in the conventional manufacturing method. can. In addition, in the process shown in FIG. 3B, after the SiO□ film 24 is deposited on the entire surface, anisotropic etching is performed using the RIB method to leave the SiO□ film 24b on the sidewalls of the gate electrode 5, as shown in FIG. 3D. When the source electrode 8 and drain electrode 9 are formed as shown in 5i above,
The gate electrode 5, source electrode 8, and drain electrode 9 are insulated by the 02 film 24b. Therefore, since the gate electrode 5, the source electrode 8, and the drain electrode 9 are not short-circuited, the protrusion length of the photoresist 4a from the gate electrode 5 is made sufficiently small to make the thickness of the SiO□ film 24b sufficient. By reducing the distance between the gate electrode 5 and the source electrode 8 and drain electrode 9, the distance between the gate electrode 5, the source electrode 8, and the drain electrode 9 can be made extremely small, thereby making it possible to shorten the channel.
また上述の実施例においては、既述の従来の製造方法（
第２Ｄ図参照）のようにゲート電極５とＡｕＧｅ／Ｎｉ
膜７とが接触することがないので、ゲルト電極５を構成
するＡＡ’とＡｕＧｅ／Ｎ＋膜７との反応の問題が解消
され、このために製造プロセスを安定化させることがで
きる。同様な理由により、従来の製造方法（第２Ｅ図参
照）のようにゲート電極５上のＡｕＧｅ／Ｎｉ膜７のみ
をエツチングする必要がないので、ゲート電極５の上部
がエツチングされる問題を解消することができる。In addition, in the above-mentioned embodiment, the conventional manufacturing method (
As shown in Fig. 2D), the gate electrode 5 and the AuGe/Ni
Since there is no contact between the membrane 7 and the AuGe/N+ membrane 7, the problem of reaction between AA' constituting the gel electrode 5 and the AuGe/N+ membrane 7 is solved, and the manufacturing process can therefore be stabilized. For the same reason, it is not necessary to etch only the AuGe/Ni film 7 on the gate electrode 5 as in the conventional manufacturing method (see FIG. 2E), which solves the problem of the upper part of the gate electrode 5 being etched. be able to.
本発明は上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく種々の変形が可能である。例え
ば上述の実施例においては、半導体基板としてＧａＡｓ
基板１を用いたが、例えばＳｉ基６板等の他の種類の半
導体基板を用いてもよい。また上述の実施例においては
、ゲート電極５を構成する材料としてｉを用いたが、使
用する半導体基板との間にショットキー障壁が形成され
れば必要に応じて他の種類の材料、例えばｐｔ等の他の
金属を用いてもよい。また第３Ｂ図に示す工程において
形成する絶縁膜としては、上述の実施例において用いた
Ｓ＋０□膜２４の他に例えば５ｉＪａ膜を用いることも
できる。The present invention is not limited to the above-described embodiments, and various modifications can be made based on the technical idea of the present invention. For example, in the above embodiment, GaAs is used as the semiconductor substrate.
Although the substrate 1 is used, other types of semiconductor substrates such as a Si substrate 6 may also be used. Further, in the above embodiment, i was used as the material constituting the gate electrode 5, but if a Schottky barrier is formed between the gate electrode 5 and the semiconductor substrate used, other types of materials, such as pt Other metals may also be used. Further, as the insulating film formed in the step shown in FIG. 3B, for example, a 5iJa film can be used in addition to the S+0□ film 24 used in the above embodiment.
さらに上述の実施例においては、絶縁膜としてのＳｉＯ
□膜２４の異方性エツチングをＲＩＦＩ、法によ、り行
っているが、例えば反応性イオンミリング法等の他の種
類のドライエツチングを用いてもよい。Furthermore, in the above embodiment, SiO as an insulating film is used.
□Although the anisotropic etching of the film 24 is performed by the RIFI method, other types of dry etching such as reactive ion milling may also be used.
また上述の実施例においては第３Ａ図〜第３Ｄ図に示す
順序で工程を進込たが、次のようにしてもよい。即ち、
第３Ａ図に示す工程の終了後に第３Ｄ図と同様にオーミ
ック金属膜を被着形成してソース電極及びドレイン電極
を形成する。次に第３Ｂ図と同様にプラズマＣＶＤ法に
より全面にＳｉＯ□膜を被着形成する。次に第３Ｃ図と
同様に異方性エツチングを行ってゲート電極の側壁部の
上記ＳｉＯ□膜を残す。この後、第３Ｅ図〜第３Ｇ図と
同様に工程を進めてＧａＡｓ ＭＥＳＦＥＴを完成させ
る。Further, in the above-described embodiment, the steps were performed in the order shown in FIGS. 3A to 3D, but the following steps may be adopted. That is,
After completing the step shown in FIG. 3A, an ohmic metal film is deposited to form a source electrode and a drain electrode in the same manner as in FIG. 3D. Next, as in FIG. 3B, a SiO□ film is deposited on the entire surface by plasma CVD. Next, anisotropic etching is performed in the same manner as in FIG. 3C to leave the SiO□ film on the side walls of the gate electrode. Thereafter, the steps are performed in the same manner as shown in FIGS. 3E to 3G to complete the GaAs MESFET.
発明の効果
本発明に係る半導体装置の製造方法によれば、半導体基
板と平行な方向に突出しているひさし部を有するフォト
レジストマスクがその上に設けられたゲート電極を上記
半導体基板上に形成しているので、上記フォトレジスト
マスクにより従来と同様にソース電極及びドレイン電極
をゲート電極に対してセルファラインで形成することが
できる。Effects of the Invention According to the method for manufacturing a semiconductor device according to the present invention, a gate electrode on which a photoresist mask having a protruding portion protruding in a direction parallel to the semiconductor substrate is provided is formed on the semiconductor substrate. Therefore, the source electrode and drain electrode can be formed in self-alignment with respect to the gate electrode using the photoresist mask as in the conventional method.
また上記フォトレジストマスクの上記ひさし部を用いて
上記絶縁膜を異方性エツチングにより除去することによ
って、ゲート電極の側壁部に位置する絶縁膜を残してい
るので、上記側壁部に位置する絶縁膜によりゲート電極
とソース電極及びドレイン電極とが絶縁される。このた
めゲート電極とソース電極及びドレイン電極とが短絡す
ることがないので、フォトレジストマスクの突出長さを
十分に小さくしてゲート電極の側壁に形成されている上
記絶縁膜の厚さを十分に小さくすることにより、ゲート
電極とソース電極及びドレイン電極との間隔を極めて小
さくすることができ、従って短チヤネル化が可能である
。またゲート電極とオーミンク金属膜とが接触すること
がないので、ゲート電極とオーミック金属膜との反応の
問題が解消され、従って製造プロセスを安定化させるこ
とができる。Furthermore, by removing the insulating film by anisotropic etching using the eaves of the photoresist mask, the insulating film located on the side wall of the gate electrode is left, so that the insulating film located on the side wall of the gate electrode is removed. The gate electrode is insulated from the source and drain electrodes. Therefore, the gate electrode and the source and drain electrodes are not short-circuited, so the protrusion length of the photoresist mask is made sufficiently small and the thickness of the insulating film formed on the side walls of the gate electrode is made sufficiently small. By making it small, the distance between the gate electrode and the source and drain electrodes can be made extremely small, thereby making it possible to shorten the channel. Furthermore, since the gate electrode and the ohmic metal film do not come into contact with each other, the problem of reaction between the gate electrode and the ohmic metal film is solved, and the manufacturing process can therefore be stabilized.
第１Ａ図〜第１Ｆ図及び第２Ａ図〜第２Ｆ図はそれぞれ
従来のＧａＡｓ ＭＥＳＦＥＴの製造方法を工程順に示
す断面図、第３Ａ図〜第３Ｇ図は本発明に係る半導体装
置の製造方法をＧａＡｓ ＭＥＳＦＥＴの製造に適用し
た一実施例を工程順に示す断面図である。
なお図面に用いられた符号において、
１−−−−−−−−−−−一・−ＧａＡｓ基板２−・−
−〜−−−−−−−−−−−−・−チャネル領域４−・
−−〜−−−−−−−−−−−・〜フォトレジスト５・
−−−−一−・−−一−−−−−−・・ゲート電極７−
−−−−−−−−−−−−−−−ＡｕＧｅ／Ｎｉ膜７（
オーミック金属膜）
８−・−−一−−−−−−−−−・−ソース電極９−・
−一一一−−−−−−−−−−ドレイン電極２ｔ−−−
−−−・−−−一−−〜−−−−５’ｒ ０２膜（絶縁
膜）である。
代理人 上屋 勝
〃 常包芳男1A to 1F and 2A to 2F are cross-sectional views showing a conventional GaAs MESFET manufacturing method in order of process, and FIGS. 3A to 3G are GaAs MESFET manufacturing methods according to the present invention. FIG. 3 is a cross-sectional view showing an embodiment applied to manufacturing a MESFET in the order of steps. In addition, in the symbols used in the drawings, 1.--1.-GaAs substrate 2.--
−〜−−−−−−−−−−−・−Channel region 4−・
−−〜−−−−−−−−−−・〜Photoresist 5・
−−−−1−・−−1−−−−−−・Gate electrode 7−
---------------------------AuGe/Ni film 7 (
Ohmic metal film) 8-・--1------------- Source electrode 9--
-111---------Drain electrode 2t---
---・---1----5'r02 film (insulating film). Agent Masaru Ueya Yoshio Tsuneko
Claims (1)
るフォトレジストマスクがその上に設けられたゲート電
極を上記半導体基板上に形成する工程と、気相成長法に
より、上記フォトレジストマスク、上記ゲート電極及び
上記半導体基板を被覆する絶縁膜を被着形成する工程と
、上記フォトレジストマスクの上記ひさし部を用いて上
記絶縁膜を異方性エツチングにより除去することによっ
て、上記ゲート電極の側壁部に位置する上記絶縁膜を残
して上記半導体基板を露出させる工程と、上記フォトレ
ジストマスクを用いて上記半導体基。 根土にオーミック金属膜を被着することによりソース電
極及びドレイン電極を形成する工程とをそれぞれ具備す
る半導体装置の製造方法。[Claims] The above-mentioned method includes the step of forming a gate electrode on the semiconductor substrate, on which a photoresist mask having an eaves portion projecting in a direction parallel to the semiconductor substrate, and vapor phase growth method. The step of depositing and forming an insulating film covering a photoresist mask, the gate electrode and the semiconductor substrate, and removing the insulating film by anisotropic etching using the eaves of the photoresist mask. exposing the semiconductor substrate while leaving the insulating film located on the sidewalls of the gate electrode; and exposing the semiconductor substrate using the photoresist mask. A method for manufacturing a semiconductor device, comprising the steps of forming a source electrode and a drain electrode by depositing an ohmic metal film on soil.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59098998A JPH0713978B2 (en) | 1984-05-17 | 1984-05-17 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59098998A JPH0713978B2 (en) | 1984-05-17 | 1984-05-17 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60242680A true JPS60242680A (en) | 1985-12-02 |
| JPH0713978B2 JPH0713978B2 (en) | 1995-02-15 |
Family
ID=14234639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59098998A Expired - Lifetime JPH0713978B2 (en) | 1984-05-17 | 1984-05-17 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713978B2 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5892274A (en) * | 1981-11-28 | 1983-06-01 | Mitsubishi Electric Corp | Manufacture of field effect transistor |
| JPS5950567A (en) * | 1982-09-16 | 1984-03-23 | Hitachi Ltd | Manufacture of field effect transistor |
-
1984
- 1984-05-17 JP JP59098998A patent/JPH0713978B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5892274A (en) * | 1981-11-28 | 1983-06-01 | Mitsubishi Electric Corp | Manufacture of field effect transistor |
| JPS5950567A (en) * | 1982-09-16 | 1984-03-23 | Hitachi Ltd | Manufacture of field effect transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0713978B2 (en) | 1995-02-15 |
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