JPS60230253A - データ処理方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ処理装置内で周辺装置を通じての主メ
モリへの直接アクセスのために実際のメモリアドレスを
適切な時点で準備するための方法およびこの方法を実施
するための装置に関する。

〔従来の技術〕

別個の入力／出カバスジステムを有するデータ処理装置
は既にさまざまな形態で知られており、たとえば雑誌「
エレクトロニク　デザイン（Ｅｌｅｃｔｒｏｎｉｃ　Ｄ
ｅｓｉｇｎ）　Ｊ　７．１９７９年３月２９日、第１０
２ないし１０６頁、特に第１０４頁の第４図；雑誌「レ
ーゲルングステヒニッシェ　プラクシス（Ｒｅｇｅｌｕ
ｎｇｓｔｅｃｈｎｉｓｃｈｅ　Ｐｒａｘｉｓ）　Ｊ第１
１＠、１９７５年、第３３１ないし３３９頁、特に第３
３２頁の第１図および第２図、またドイツ連邦共和国特
許出願公開第３０４８４１７号明細書、第２図、および
米国特許第４２０５３７３号明細書により公知である。

前記の最初の２つの文献により公知の装置は特に、入力
／出カバスジステムから主メモリへの直接アクセスが可
能であり、従ってデータが周辺装置と主メモリとの間で
直接的に交換され得るという特徴を有する。

他方、データ処理装置の主メモリとなら人でプログラム
およびデータの準備のための二次または背景メモリを使
用し、それから必要とされるプログラムおよびデータを
必要に応じて主メモリへ書き込み、また主メモリから読
み出すことにより、増大するメモリ需要を準備すること
は公知である。

このような組み合わされたメモリシステム内のメモリ語
を選択するためには仮想アドレス指定が用いられ、その
際に仮想アドレスはそれぞれまず翻訳テーブルと結び付
いて主メモリへのアクセスのための実際のアドレスに翻
訳されなければならない。

入力／出力過程の制御のためにも仮想アドレス指定がさ
まざまに行われており、その際に種々の方策が推奨され
ている。

これらの方策の１つは、アドレス管理および翻訳を自立
的に行うべく相応に拡張された入力／出力装置を使用す
る。この方策は確かに一方ではデータ処理装置の中央プ
ロセッサの負担を軽減するが、他方ではアドレス管理お
よび翻訳装置の相応の複雑化を伴い、従って費用を高く
し、またメモリ保護の減少によりエラー確率を大きくす
る原因となる。

従って、他の方策では特に入力／出力過程に刻して中央
化されたアドレス管理および翻訳装置が用いられ、これ
が入力／出力装置から仮想アドレスによりメモリ選択の
際に選択され、またこれを主メモリに伝達する。このよ
うな中央化はメモリ保護を良好にし得るが、翻訳テーブ
ルを主メモリ自体のなかに格納しなければ、メモリのコ
ストを低減しない。しかし、翻訳テーブルを主メモリ自
体のなかに格納する場合には、翻訳テーブルへのアクセ
スが追加的に必要になるので、メモリアクセスの際にす
くなからざる遅れを生じ得る。

従って、別の方策では、同じく中央化されたアドレス管
理および翻訳装置を使用しているが、そのなかにただ１
つの自立的な翻訳テーブルが設けられており、そのなか
に予め翻訳されたアドレスがレコードされ、それにより
入力／出力装置のメモリアクセスが実行される。その際
、それぞれすべての能動的な入力／出力プロセスに対し
て必要とされ得るすべてのページアドレスをその開始の
際に予め翻訳して別個の中央の翻訳テーブル内に格納す
ることが可能になる。しかし、このことは、部分的に必
要とされないメモリ費用とならんで主メモリ内の必要と
されないメモリ範囲の予備または個々の入力／出力プロ
セスの構造および大きさに関する制約を意味する。

従って、入力／出力装置ごとの予め翻訳されるアドレス
の数を所与の数に制限すること（米国特許第４２３１０
８８号明細書参照）、または入力／出力装置に接続され
る各装置に対して、この装置の能動化の際にその後に準
備すべき１つの追加的な後続アドレスのセットにより上
乗せされるただ１つのアドレスレコードを予定すること
（米国特許第４３２０４５６号明細書参照）が行われて
きた。

最後にあげた両方策はアドレス翻訳装置内に必要とする
メモリボリュームが最も少ない。しかし、これらの方策
では、必要とされるアドレスが実時間で得られるように
１つの入力／出力プロセスの各切換により別個の再ロー
ド過程が必要であり、それにより場合によっては他の入
力／出力過程が妨害される。

さらに、すべてのこれらの方策では入力／出力装置が、
往復して伝達されなければならない仮想アドレスにより
負担をかけられる。

〔発明が解決しようとする問題点〕

従って、本発明の目的は、データ処理装置のための適当
な構造から出発して、入力／出力過程の展開の際に実際
のメモリアドレスを適切な時点に処理するための一層効
率的な方法であって、経済的に実現可能であり、高いメ
モリ保護を保証し、仮想アドレスの不必要な伝達を回避
し、主メモリと周辺装置との間で本来のデータ転送を制
御する装置の仮想アドレス伝達の負担を大幅に軽減する
方法を提供することである。

〔問題点を解決するための手段〕

この目的は、本発明によれば、特許請求の範囲第１項に
記載の方法により達成される。

本発明による方法は主として、直接的なメモリアクセス
制御と中央箇所における予め翻訳された所与の数の仮想
アドレスの準備との組み合わせから成っている。しかし
、この中央箇所は従来のように入力／出力過程の制御の
ための上位の制御装置内、すなわちたとえば入力／出力
システムの制御プロセッサ内、に位置するのではなく、
１つの周辺装置から出発する各メモリアクセスの際に必
然的に主メモリへのアドレス経路内に入れられる入力／
出カバスジステムの１つの自立的なモジュール内に移さ
れている。また、予め準備された実際のアドレスの選択
のために、たとえばページ番号のために、入力／出力モ
ジュールから仮想アドレスが供給されず、１つの装置の
開始された入力／出力過程の進行に関係する制御パラメ
ータが供給される。従って、入力／出力モジュールは仮
想アドレスの負担を完全に免れており、従って入力／出
力過程の制御も入力／出カバスジステムを介して一層の
適応性をもって行われ得る。

この一般的な原理から出発して本発明の実施態様は、１
つのメモリの装置個別の転送範囲内での相次いで必要と
されるチャネル命令およびそれぞれ同種の対応順序での
アドレス制御装置内の付属の実際のデータ領域の指示の
準備と、再ロード要求を導出するポインタによる同種の
仕方でのアドレス制御装置内の転送範囲およびデータ領
域レコードの管理と、周辺装置の要求の仕方と、誤った
レコードの際の阻止の仕方と、プログラム分岐の際の反
応と、本発明を実施するための装置とに関する。

〔実施例〕　・ 以下、図面に示されている実施例により本発明を一層詳
細に説明する。

第１図に示されている本発明によるデータ処理装置では
、たとえば米国特許第４０４１４７２号明細書および米
国特許第４２０５３７３号明細書に記載されているよう
な公知のデータ処理装置に依拠して、主メモリＭＭがた
とえば分配制御部ＢＣ−８を有する１つのメモリバスシ
ステム５−ＢＵＳの形態のアクセス制御部を有しており
、それにインタフェース制御部５−３Ｔを介して１つの
中央プロセッサＣＰＵと、周辺装置ＤＥＶの選択のため
の複数個の自立的な入力／出力モジュールＣＥを有する
もう１つのバスシステムＬ−ＢＵＳの形態の１つの入力
／出力システムとが接続されている。すなわち入力／出
カバスジステムＬ−ＢＵＳは、中央プロセッサＣＰＵの
ようにメモリハスシステム５−Ｂｕｓを介して主メモリ
ＭＭへの直接出入りを有する。

中央プロセッサＣＰＵから指令されて入力／出力動作が
、破線で示されているように中央プロセソ＋ＣＰＵ自体
から、もしくは同じくメモリバスシステム５−ＢＵＳへ
の出入りを有しかつこれを介して主メモリＭＭまたは中
央プロセッサＣＰＵと通信し得る１つの自立的なプロセ
ッサＩＯＰから入力／出カバスジステムＬ−Ｂｕｓにお
いて制御され得る。

それ自体は公知の仕方で中央プロセッサＣＰＵによる１
つのプログラムの処理の際に１つの生ずる入力／出力命
令が中央プロセッサＣＰＵによりデコードされ、またそ
のつどのチャネルプログラムに対する開始アドレスを含
む必要な制御データが主メモリＭＭ内で準備され、また
人力／出力システムがジョブの存在を報知される。次い
でもう１つのステップで入力／出力プロセッサ（ＯＰに
より支援されて、準備された制御データにより本来のチ
ャネルプログラムが入力／出力モジュールＣＥにより処
理される。

１つの入力／出力プロセッサに別個のチャネルを介して
接続された周辺装置を有する多くの公知の装置と異なり
、入力／出カバスジステムＬ−ＢＵＳに接続された入力
／出力モジュールＣＥに伝達された入力／出力ジョブは
広範囲に自立的に行われる。このようなジョブの開始お
よび終了のためにのみこの人力／出力モジュールＣＥは
支援プロセッサ、たとえば別個に設けられている入力／
出力プロセッサＩＯＰ、と接続され、他方特に入力／出
力ジョブの間に必要となる周辺装置ＤＥＶと主メモリＭ
Ｍとの間のデータ転送は、命令連鎖、データ連鎖および
終了情報の発生を含めて、入力／出力モジュールＣＢに
より自立的に処理される。

このことは、詳細には、それ自体は公知のように、主メ
モリＭＭへの直接アクセスの可能性を有する支援プロセ
ッサＩＯＰからの入力／出力モジュールＣＢの広範囲な
独立性を意味する。この直接的なメモリアクセスにもか
かわらず支援プロセッサＩＯＰにより仮想的なメモリア
ドレス指定を有する公知の大型計算機システムの場合の
ように入力／出力システムの制御のためにも必要なアド
レス指定を中央箇所で行う可能性が生じ、このことは費
用の低減およびメモリ保護の向上に通ずる。

この課題は主として、追加的なモジュールとして設けら
れているアドレス制御装置ＡＴＵにより支援プロセッサ
ＩＯＰと結び付いて行われる。すなわち個々の入力／出
力プログラムから得られるメモリアドレスは仮想的であ
る。これらのメモリアドレスは中央プロセッサＣＰＵに
より、また人力／出力動作の際には別個のプロセッサＩ
ＯＰにより予め翻訳されて、アドレス制御装置ＡＴＵの
１つのテーブル内に所与の仕方に従ってレコードされ、
その際に基礎とされる翻訳方法は任意であってよい。入
力／出力モジュールＣＢはメモリアクセスの際にこれら
の準備されたテーブルレコードをチャネルプログラムの
進行により定められる仕方に従って選択し、またそれに
より主メモリＭＭへのアクセスのためにそれぞれ必要と
されるアドレスＭＭ−ＡＤの準備をさせる。入力／出力
モジュールＣＥはそのために仮想ページアドレスも実際
のページアドレスも必要とせず、アドレス制御装置ＡＴ
Ｕ内のテーブルレコードの選択のためのプログラム進行
に関係するアクセスパラメータのみを与えられ、従って
アドレス対応づけおよび翻訳から広範囲に開放されてい
る。

第２図には第１図のデータ処理装置を変形したデータ処
理装置が示されており、いずれにせよそれぞれ１つの装
置しか主メモリＭＭにアクセスし得ないので、別個の入
力／出力プロセッサＩＯＰ、および入力／出カバスジス
テムＬ−Ｂｕｓが同一のインタフェース制御部５−３Ｔ
を介してメモリバスシステム５−Ｂｕｓに接続されてい
る。この場合、両プロセッサＣＰＵおよびＩＯＰは１つ
の別個のプロセッサバスシステムＰ−ＢＵＳを介して直
接的に相互に通信することができ、このバスシステムに
はアドレス制御装置ＡＴＵも接続されており、従ってテ
ーブルレコードが入力／出カバスジステムＬ−ＢＵＳに
無関係に転送され得る。

それに対して入力／出カバスジステムへのアドレス制御
装置ＡＴＵの接続は１つのループの形態で構成されてい
る。一方の方向でアクセスパラメータＺ−ＰＡＲが受け
取られ、また他方の方向で必要とされるメモリアドレス
ＭＭ−ＡＤが入力／出カバスジステムＬ−ＢＵＳの図示
されていないアドレスバス上に与えられる。

以下の説明では、入力／出力システムに対して図示のよ
うに１つの固有のプロセッサＩＯＰが設けられており、
また主メモリＭＭ内に各人力／出力モジュールＣＥに対
して、入力／出力モジュールＧＥに接続されている各装
置ＤＥＶに対する個別の範囲ＤＥＣＯＭＡを有する１つ
の通信範囲ＣＥＣＯＭＡが設けられており、それを介し
て必要な制御データが制御プロセッサＣＰＵまたは１０
Ｐと入力／出力モジュールＣＢとの間で交換され得るも
のと仮定されている。主メモリ内にこのような範囲を設
けること自体はたとえば米国特許第４３４６４３９号明
細書により公知である。

その際、装置個別の範囲はそれぞれ、中央プロセッサＣ
ＰＵにより準備されかつ入力／出力プロセッサＩＯＰに
より評価かつ処理されるそのつどのチャネル動作を記述
するデータを受け入れるための部分と、プロセッサＩＯ
Ｐにより順次に準備される付属の組織データＣＣＷ−Ｄ
ＡＴを有する所与の数、たとえば３、のチャネル命令語
ＣＣＷを受け入れるための部分とを含んでいる。さらに
範囲ＣＥＣＯＭＡは所与の箇所に、プロセッサｌＯＰか
らそれぞれ当該の入力／出力モジュールＣＥにジョブを
伝達するための少なくとも１つの部分を含んでおり、当
該の入力／出力モジュールＣＥはそれぞれプロセッサＩ
ＯＰからの相応の命令の結果としてのジョブマーカのセ
ントにより入力／出カバスジステムＬ−ＢＵＳを介して
１つのジョブの存在を報知される。それぞれセットされ
たジョブマーカに基づいて、当該の入力／出力モジュー
ルＧＥがアドレス制御装置ＡＴＵを介して直接メモリア
クセスでジョブ伝達のための部分を選択し、ジョブを伝
達し、またそれが実行され得るか否かをチェックする。

このチェックはたとえば３種類の結果に通じ得る。

ａ）ジョブが実行され得る。従って、モジュールはアド
レス制御装置ＡＴＵにより、ジョブの終端に到達するま
で最初に準備されたチャネル命令から初めて順次にチャ
ネル命令を受け取るべく主メモリＭＭを制御し、またこ
のことがプロセッサＩＯＰに入力／出カバスジステムＬ
−ＢＵＳを介して報知される。

ｂ）ジョブが現在のところ実行され得ない。従って、ジ
ョブはたとえば同しく転送範囲ＣＥＣＯＭＡ内の部分に
より管理される１つの待ち行列内に入れられる。

Ｃ）ジョブが実行され得ない。このことは支援プロセッ
サＩＯＰに１つの中断報知により入力／出カバスジステ
ムＬ−ＢＵＳを介して報知される。

個々の装置の間の入力／出カバスジステムＬ−ＢＵＳを
介しての情報の交換は、それ自体は公知の仕方で分配制
御部ＢＣ−Ｌの監視下に、たとえば前記ドイツ連邦共和
国特許出願公開第３０４８４１７号明細書に記載されて
いる動作の仕方に依拠して、要求信号とそれに続く要求
モジュールと被要求モジュールとの間の伝送路のレリー
ズとにより行われ、その際に制御情報を有するアドレス
およびデータは並列にシステムの種々のバスを介して、
または直列に同一のバスを介して伝送され得る。類似の
ことがそれ以外のバスシステムに対してもあてはまる。

１つの入力／出力動作が所望のモジュールＧＥの１つに
より実行され得るためには、入力／出力プロセッサＩＯ
Ｐから所管の入力／出力モジュールＣＥへのジョブ伝達
の前に中央プロセッサＣＰＵにより準備されたデータ、
たとえばチャネルアドレス語ＣＡＷ、により、それによ
りアイデンテイファイされたプログラムが実行の準備を
されなければならない。続いて最初のチャネル命令語Ｃ
ＣＷが通信範囲ＣＥＣＯＭＡの付属の転送範囲ＤＥＣＯ
ＭＡ内で準備され、またそれと平行して必要とされるテ
ーブルレコードがアドレス制御装置ＡＴＵ内で行われる
。その際、転送範囲内に富に３つの相続くチャネル命令
語ＣＣＷが準備されるものと仮定されている。このこと
は最初にそれぞれ１つの入力／出力命令の開始段階の間
に、また続いてそれぞれアドレス制御装置ＡＴＵの要求
の必要に応じて入力／出力プロセッサＩＯＰにより行わ
れる。

しかし、準備過程の詳細な説明の前に、まずアドレス制
御装置ＡＴＵの構成を第３図により一層詳細に説明する
。アドレス制御装置ＡＴＵの主要な構成部分はアドレス
テーブルＡＴ、制御メモリＭＣＤおよび上位制御部ＡＴ
Ｕ−３Ｔである。

アドレステーブルＡＴは各周辺装置、たとえばＤＥＶｘ
、に対して８つのレコードの１つの群を有する。各レコ
ードは１つの実際のページ番号ＰＰＡＧＥおよび３つの
ページマークＶ、ＬおよびＦから構成されている。ペー
ジアドレスＰＰＡＧＥはそれぞれ１つの準備された追加
アドレスＷ−ＡＤと一緒に、それ自体は公知の仕方で間
接的に主メモリＭＭ内の選択すべきメモリ場所に対する
実際のアクセスアドレスＭＭ−ＡＤを形成する。

３つの制御マークのうちＶはハリディティピントであり
、Ｌは処理すべきチャネル命令に属するデータ領域の最
終ページを示し、またＦは準備の際に認識された誤りを
示す。ハリディティビット■がセットされており、かつ
誤りが示されていない時のみ、付属のページレコードＰ
ＰＡＧＥが用いられ得る。

それぞれ８つのレコードのうち、たとえばレコード０な
いし５は対として、転送範囲ＤＥＣＯＭＡ内で準備され
た３つの相続くチャネル命令語ＣＣＷのデータ領域に対
応づけられており、残りの２つのレコードは、たとえば
一時記憶された入力／出力命令の取り出しのためにたと
えばレコード６を介して次回のチャネル命令語を取り出
し、またレコード７を介して全般的にアクセスし得るよ
うにそれぞれ転送範囲ＣＥＣＯＭＡ／ＤＥＣＯＭＡへの
全般的なアクセスの役割をする。

それに対して制御メモリＭＣＤ内には各装置ＤＥＶｘに
対して、上位制御部ＡＴＵ−３Ｔと結び付いてアドレス
テーブルＡＴの管理およびこれへのアクセスを制御する
複数個の制御マークから成る単一のレコードのみが設け
られている。詳細には制御マークは下記の意味を有する
。

Ａ：　アドレステーブルＡＴのレコード０ないし５のう
ぢそれぞれ最終に利用された現在のレコードを示すため
のポインタ。全体としてポインタＡはたとえば３つのビ
ットから成っており、それらのうち２つの上位ビットは
ポインタＡ′としてそのつどのツイングループをチャネ
ル命令語ごとに表す。

２：　値０．１および２を有する２ビツトから成るポイ
ンタであり、ポインタＡ′と同様にアドレステーブルＡ
Ｔ内のレコードのそれぞれ人力／出力プロセッサＩＯＰ
により最終に更新されたツイングループを示す。

ＵＳ：現在のチャネル命令語のそれぞれアドレス指定さ
れないたとえばのデータ領域レコードを既に利用された
ものとして示すための制御ピント。

ＦＯ；転送範囲ＤＥＣＯＭＡ内の現在のチャネル命令語
に続く両チャネル命令語を２つの分離されたプログラム
分岐の開始点として示すための制御ビット。これは、Ｄ
ＥＣＯＭＡおよびＡＴレコードの準備の際に現在のチャ
ネル命令語に１つのチャネル飛越し命令（ＴＩＣ）が続
くことが認識される時に制御プロセッサによりセントさ
れる。次いでＤＥＣＯＭＡ内にチャネル飛越し命令によ
りアドレス指定されたチャネル命令語がレコードされる
。

ＦＬ：既に行われた装置番号ＤＥＶｘの記憶を二重要求
の回避の目的で要求メモリＦＩＦＯ内の再ロード要求と
して示すための制御ビット。

ＬＦ：なお行うべき要求メモリＦＩＦＯ内への装置番号
ＤＥＶｘの記憶を示すための制御ビットＯ ｖＡニアドレステーブルＡＴ内のレコードＯないし６の
バリディティを示すバリディティビット。他方、レコー
ド７は、入力／出力モジュールＧＥがいつでも転送範囲
ＣＥＣＯＭＡにアクセスし得るように常に有効である。

ＬＣ：ポインタＺにより示されたチャネル命令語を１つ
のチャネルプログラムの最終チャネル命令語として示す
ための制御ビット。

すべてのこれらの制御マークはそれぞれ上位制御部ＡＴ
Ｕ−３Ｔにより読まれ、また制御進行の枠内でまたは入
力／出力プロセッサＩＯＰからの要求に応じて変更され
る。

入力／出力モジュールＣＥの１つからの１つのメモリア
クセスの枠内でのアドレス制御装置ＡＴＵの選択はそれ
自体は公知の仕方で入力／出カバスジステムＬ−ＢＵＳ
を介して、たとえば第３図の下部に示されているアクセ
スパラメータｚ−ＰＡＲにより行われる。このアクセス
パラメータは特に下記の指示から構成されている。

５−ＰＡｊメモリアクセスの？［（書き込みまたは読み
出し）と、分配制御部ＢＣ−Ｌ からアドレス制御装置ＡＴＵの選択の ために必要とされる転送（８または３ ２バイト）の種類とに関する指示。

ＤＥＶｘ：要求する装置の番号。

Ｗ−ＡＤ：データ領域アクセスの際に実際のメモリアク
セスアドレスＭＭ−ＡＤを形成 するための、入力／出力モジュールＣ Ｅのバイトカウンタから導出可能な部 分アドレスまたは転送範囲ＣＥＣＯＭ Ａ／ＤＥＣＯＭＡ内の所与のメモリ場 所を示すための部分アドレス。

Ｃ０ＮＴ　：チャネルプログラムの進行に関係してアド
レステーブルＡＴ内のそれぞれ標 準的なレコードを示すため、また上位 制御部ＡＴＵ−３Ｔの所与の機能を制 御するための制御ビット。

報知された装置番号ＤＥＶｘに基づいて、一方では付属
の個々のレコードが制御メモリＭＣＤ内のＭＣＤ−ＡＤ
により読み出されて、上位制御部Ａ’ＴＵ−３Ｔに転送
さる。さらに、それによってアドレステーブルＡＴ内で
付属のレコード範囲が選択され、また制御ビットＣ０Ｎ
Ｔによりめられた所望のレコードがＡＴ−ＡＤにり読み
出される。それにより得られた実際のページアドレスＰ
ＰＡＧＥから次いで、供給された部分アドレスＷ−ＡＤ
と一緒に直接的に主メモリＭＭに対する完全な実メモリ
アドレスＭＭ−ＡＤが生ずる。

たとえば４つの同名のビットを含む制御ビットＣ０ＮＴ
はたとえば下記の制御を可能にする。

制御組み合わせＣ０ＮＴにより主メモリＭＭに対する２
種類のアドレス、すなわちデータ転送の際のメモリ場所
の選択のためのアドレスおよび転送範囲ＣＥＣＯＭＡ／
ＤＥＣＯＭＡ内のメモリ場所の選択のためのアドレス、
が形成され得る。データメモリ場所に対するアドレスは
簡単な仕方でアドレステーブルＡＴの実際のページアド
レスＰＰＡＧＥから、公知の仕方でデータ転送の際に同
期動作する入力／出カモジュールＣＢ内のバイトカウン
タから導出され得るアクセスパラメータＺ−ＰＡＲ内の
一緒に供給される部分アドレスＷ−ＡＤと結び付いて生
ずる。

転送範囲ＣＥＣＯＭＡ／ＤＥＣＯＭＡの選択の際には、
そのつどの入力／出力モジュールＣＥｘおよびそのつど
の装置ＤＥＶｘの番号ならびに入力／出力動作の進行に
関係するアドレス部分が必要とされる。これは、モジュ
ールＣＥｘから直接的にアクセスパラメータＺ−ＰＡＲ
内の完全なアドレス部分Ｗ−ＡＤとして供給されるか、
アドレス部分Ｗ−ＡＤが最初は不完全であり、まずアド
レス制御装置ＡＴＵ内でそこに与えられるデータ、たと
えば入力／出力モジュールＣＥｘの番号、により翻訳か
つ補足されてから供給されるかのいずれかである。たと
えばモジュール番号および供給された装置番号から１つ
の部分範囲アドレスがめられ、それに１つの局部的アド
レス、たとえばこの範囲内の次のチャネル命令語または
１つおいて次のチャネル命令語、が結び付けられる。

いまの場合、説明を簡単にするため、そのつどの入力／
出力モジュールがアドレステーブルＡＴからの実際のペ
ージアドレスを補足するアドレス部分をアクセスパラメ
ータＺ−Ｐ　Ａ、　Ｒ自体のなかのアドレス部分Ｗ−Ａ
Ｄとして供給するものと仮定する。

他方においてアドレステーブルＡＴ内の必要とされる実
際のページアドレスＰＰＡＧＥは、それぞれ当該の入力
／出力モジュールＣＥｘを１つの割り当てられた入力／
出力ジョブの進行に応じて相応の順序で次々と供給する
制御ビットＣ０ＮＴのみに関係しているので、個々のモ
ジュールＣＥがアドレス制御および翻訳の負担を遠雷の
意味で広範囲に軽減されていることは明らかである。そ
れにもかかわらずすべての入力／出力動作は統一的にプ
ログラムおよびデータに対する仮想アドレスにより進め
られる。

制御ビットＣ０ＮＴに対するテーブルかられかるように
、最後の４つのビット組み合わせのみがアドレステーブ
ルＡＴ内の１つの特定のアドレスレコード、すなわちレ
コード６または７、を指示し、他方最初の４つのビット
組み合わせはレコードＯないし５の１つに関するもので
ある。しかし、これらのレコードのどれがそのつど必要
とされるかは、選択された例では、４つのレコード対の
それぞれ１つを示す制御ビットＣ０ＮＴの中央の両ビッ
ト０およびＮから明らかになる。それによって１つの入
力／出力動作に対してたとえば下記の制御ビット列が生
ずる。

Ｃ０ＮＴ　ｌレコルコＩ　機能 １−ド１−ド１ １対　１１ ０１１１１　３１　７１人力／出カシコブの読み１　１
　１出し １１１１１　３１　６１第１の命令ＣＣＷｎ（７）読１
　１　１み出し ００００１　０１　０１第１のデータ領域レコー１．１
１ドの読み出し ０００１１　０１　１１第２のデータ領域レコー１　１
　１ドの読み出し ００００１　０１　０１第３のデータ領域レコーＩＩＩ
ドの読み出し ０００１１　０１　０１第４のデータ領域レコーＩＩＩ
ドの読み出し ｉ　１　ｉｔ　ｔｌ ００００１　０１　０１第（ｍ−１）のデータ領Ｉｌｌ
域レコードの読み出し ０００１１　０１　１１第ｍのデータ領域レコー１　１
　１ドの読み出し ０１１０１　３１　６１次の命令ＣＣＷ　ｎ　＋　１の
１　１　１読み出し ００１０１　１１　２１第１のデータ領域レコー１　１
　１ドの読み出し ０００１１　１＋　３１第２のデータ領域レコー１　１
　１ドの読み出し ００００１　１１　２１第３のデータ領域レコー１　１
　１ドの読み出し ０００１１　１１　３１第４のデータ領域レコーＩｌｌ
ドの読み出し 各メモリアクセスの際の１つのデータ転送の間には常に
、１つのデータ領域レコードによりアドレス指定可能な
データの一部分のみが伝達されるので、１つのデータ領
域レコードから次のデータ領域レコードへの切換は周知
のように常に１つのメモリページの超過の際に初めて行
われ、従って同一のデータレコードが、前記のテーブル
に示されているように、それぞれ１回ではな（、ページ
限界が実際に到達されるまでそれぞれ複数回選択される
。

１つのページ限界の超過または１つのチャネル命令語の
切換の際に必要となるアドレステーブルＡＴ内のレコー
ド変化は上位制御部ＡＴＵ−３Ｔから自立的に制御メモ
リＭＣＤ内に含まれている制御マークによって行われる
。

その際に重要なのは両ポインタＡおよび２であり、それ
らのうち一方すなわちＡは、いまの場合、アドレステー
ブルＡＴ内に装置ごとに用意されている６つのデータ領
域レコードに相応してモジュロ６をカウントし、また他
方すなわちＺはモジュロ３をカウントし、その際にポイ
ンタＡの雨量上位ビットはポインタＺと同様にデータ領
域レコードの形成された対を示す１つの補助ポインタＡ
′を形成する。これらのポインタはアドレステーブルＡ
Ｔの管理も、主メモリＭＭのそのつどの装置個別の転送
範囲ＤＥＣＯＭＡ内の１つの入力／出力プログラムのチ
ャネル命令語ＣＣＷに対する範囲の管理も司る。これに
ついて次に第４図および第５図により一層詳細に説明す
る。

第４図は、扇状部分０ないし７として１つの円を形成す
るアドレステーブルＡＴ内のそれぞれ８つのレコードを
示す。さらに、この円はそれぞれ２つの扇状部分を含む
四分円に分割されている。

組織に関するアクセスＯＲＧおよびチャネル命令語ＣＣ
Ｗの呼出のためのレコード６および７を有する四分円の
１つは、データ領域レコードの管理のために必要とされ
ず、またこのレコードは１つの入力／出力動作の間に変
更されないので、それぞれ斜線を付されている。残りの
３つの四分円は、前記のように、添字ｎ、ｒｌ＋ｌおよ
びＨ＋２を有する３つの相続くチャネル命令語ＣＣＷの
それぞれ２つのデータ領域レコードに対応づけられてい
る。その際、ポインタ２はそれぞれ最後に準備されたチ
ャネル命令語、たとえばｎ＋２／・・・のデータ領域対
を示し、他方ポインタＡはそれぞれ実際のデータ領域レ
コードを示す。第４図中の左上の図はｎ−１に対して制
御プロセッサＩＯＰによる第１回のロード後の初期状態
を示す。従って、ポインタＡは、最初のページ番号ｎ／
１が第１のチャネル命令語ＣＣＷ　ｎに含まれているデ
ータ領域レコードＯを示す。それに対してポインタＺは
、第３のチャネル命令語ＣＣＷ　ｎ　＋　２の最初の２
つのページ番号ｎ　＋　２　／　＋およびｎ　＋２　／
　２が含まれているデータ領域対４１５を示す。

ポインタの添字ａにより示されるこの初期状態から出発
して、３種類の変化が可能である。

ｎ−ｎ：　同じチャネル命令語においてデータ領域ペー
ジが超過され、データ領域 ページｎ　／　２に対する第２のレコードが出番となる
。

ｎ−ｎ＋　１：チャネル命令語が次のチャネル命令語に
切換られている。

ｎ→ｎ＋２＝チャネル命令語が１つおいて次のチャネル
命令語に切換られている。

すべての場合にポインタＡは、第４図の中央列の図に示
されているように、その位置を変更し御所しい添字ｎ−
１またそれにより１つの再ロード過程をレリーズし、そ
の終了時にそれぞれ右列の図に示されている状態が生ず
る。

ｆｉ　−ｎ　ｎ：　後続のデータ領域ページｎ／３のみ
が、自由になったレコード行（扇状 部分０）に再ロードされる。

ｎ−ｎ　＋　Ｈ：チャネル命令語ＣＣＷ　ｎに対して取
っておかれたレコード行が自由にな っている。それらが次のチャネル命 令語ＣＣＷｎ＋３の最初の２つのデ ータ領域ページｎ　＋　３　／　１およびｎ＋３／２に
より置換される。ポイン タＺは相応にさらに進む（新しい添 字ｎ）。

ｎ→ｎ＋２：後続のチャネル命令語ＣＣＷｎ＋１が飛越
される。それにより、チャネ ル命令語ＣＣＷ　ｎおよびＣＣＷｎ＋ １に対して取っておかれたレコード 行が自由になっている。従って、そ れらは順番に従って後続のチャネル 命令語ＣＣＷｎ＋３およびＣＣＷ　ｎ ＋４に対するそれぞれ最初の２つの データ領域ページにより重ね書きさ れる。ポインタＺは相応にさらに進 む（新しい添字ｎ）。

加えて、この３分割は、公知の計算機アーキテクチュア
内で命令連鎖の際に許される、次のチャネル命令語の代
わりに１つおいて次のチャネル命令語への条件付き分岐
が同一の仕方で効果的に支援される大きな利点を有する
。

第５図は、第４図と同様な図示の仕方で、ポインタＺお
よびＡ′により転送範囲ＤＥＣＯＭＡ内のチャネル命令
語を同期して準備する場合を示す。

この場合、データ領域レコードではなくデータ領域レコ
ードの対に付属のチャネル命令語が管理されるので、ポ
インタＡ′はたとえばポインタＡの２つの最上位ビット
から導出されている。各々の装置個別の転送範囲ＤＥＣ
ＯＭＡ内に、３つの準備すべきチャネル命令語ＣＣＷ　
ｎ　、　ＣＣＷ　ｎ　＋　１およびＣＣＷ　ｎ　＋　２
に対するセクションであって固定的に予め与えられてお
りたとえばアドレス部分としてのポインタＡ′により区
別可能な３つのセクションが設けられている。この初期
状態は第５図中の左上に示されている。その際、ポイン
タＡ′はまさに処理されるそれぞれ現在のチャネル命令
語を示し、またポインタＺは再びそれぞれ最終のものと
して準備されたチャネル命令語を示す。

従って、アドレス制御装置ＡＴＬＪの制御メモリＭＣＤ
から１つの所与の装置ＤＥＶｘに与えられている両ポイ
ンタＡおよびＺにより、制御プロセラ号１０Ｐが１つの
ロード要求の受信後に簡単な仕方で、 一現在のチャネル命令語に対するただ１つのページ番号
を再ロードすべきであるか否か、すなわち条件Ｚ＝Ａ’
＋２またはＬＣ＝１が満足されているか否か、 −１つのチャネル命令語切換が行われており、従ってま
た１つのチャネル命令語または２つのチャネル命令語を
準備すべきか否か、すなわち条件ＬＣ＝ＯおよびＺ＝Ａ
’＋１またはＺ＝Ａ　’が満足されているか否か、 −１つのチャネル命令語切換が行われており、また新し
いチャネル命令語に対して既に１つのべ−ジ番号をレコ
ードすべきか否か、すなわち条件Ｚ≠Ａ′＋２が満足さ
れており、またポインタＡが既に付属の対の第２のデー
タ領域レコードを示すか否か、 を確認し得る。

同一の循環的なポインタによる管理のこの同期により、
取扱が容易であり、また制御過程を比較的簡単にし得る
非常に簡単な対応づけ条件が生ずる。

付属の装置個別の範囲ＤＥＣＯＭＡｘを有する各転送範
囲ＣＥＣＯＭＡが同一のメモリページ上に位置している
という仮定のちとに、レコード６および７に対してはこ
の範囲に対して固定の１つのページアドレスのみが必要
とされ、このページアドレスが補足により装置番号ＤＥ
Ｖｘに関係して付属の範囲ＤＥＣＯＭＡｘを決定し、ま
た別の補足により１つの範囲ＤＥＣＯＭＡｘのたとえば
３２語を個々に選択させる。

第２の補足は転送範囲Ｄ　Ｅ　ＣＯＭ　Ａ　ｘへの任意
のアクセスの際に、アクセスパラメータＺ−ＰＡＲから
供給される部分アドレスＷ−ＡＤにより定められており
、また次のまたは１つおいて次のチャネル命令語の読み
出しの際に制御ビットＣ０ＮＴおよびポインタＡ′に関
係しており、従ってポインタＡ′のカウントの仕方に相
応して付属のデータＣＣＷ−ＤＡＴを有する３つのチャ
ネル命令語ＣＣＷに対する３つのメモリ範囲が循環的に
相次いで選択され得る。

それによって第６Ａ図および第６Ｂ図に示されているフ
ローダイアグラムに相応して制御部ＡＴＵ−３Ｔに対し
てアドレス制御装置ＡＴＵ内で、制御パラメータＺ−Ｐ
ＡＲによるバスシステムＬ−ＢＵＳを介してのその選択
の際に下記の動作経過が生ずる。

最初に場合によっては追加的な安全情報により、主メモ
リへのアクセスがそもそも許されているか否かがチェッ
クされる。安全情報、たとえば誤ったコードまたは許さ
れていない装置番号、が誤っていれば、信号ＥＮＤ１に
より１つの誤りメツセージが所管のモジュールＣＥに発
せられ、また制御プロセッサＩＯＰが相応に報知される
。

他の場合には、報知された装置番号ＤＥＶｘにより制御
メモリＭＣＤ内の付属のレコードが読み出される。さら
に、制御ビットＣ０ＮＴにより、アドレステーブルＡＴ
内のレコードＥ７が転送範囲ＣＥＣＯＭＡ内の全般的に
組織に関するアクセスに対して選択すべきであるか否か
がチェックされ、またこのレコードが場合によってはア
ドレステーブルから読み出される。

チェックの結果がノーであれば、最初に、制御メモリＭ
ＣＤから読み出されたレコードのバリディティビットＶ
Ａがチェックされる。レコードＥＯ−６へのアクセスに
バリディティチェックを制限することにより、入力／出
力モジュールＣＥがいつでも付属の転送範囲ＣＥＣＯＭ
Ａと情報を交換し得ることが保証される。アドレステー
ブルＡＴ内の正しくないレコードＥ７（Ｖ＝０’）によ
ってのみこのアクセスが中断され得る。それに対してア
ドレステーブルＡＴの他のレコードＥｏ−ｅへのアクセ
スは制御メモリＭＣＤ内の正しいレコードの際のみ可能
である。いずれの場合にも制御メモリＭＣＤ内およびア
ドレステーブルＡＴ内の正しくないレコードは信号ＥＮ
Ｄ２によりそれぞれの入力／出力モジュールＣＥへの誤
りメツセージに通ずる。

制御メモリＭＣＤ内の正しいレコード（ＶＡ＝１）の際
には最初に、制御ビットＣ０ＮＴによりアドレステーブ
ルＡＴ内のレコードＥ６が示されているか否かがチェッ
クされる。その際、任意のアクセス、たとえば入力／出
力プログラムの最初のチャネル命令語の読み出し、また
は次のチャネル命令語または分岐の場合には１つおいて
次のチャネル命令語の読み出しが問題であり得る。

任意のアクセスが要求されると、アドレステーブルＡＴ
内のレコードＥ６が直ちに読み出され得る。他の２つの
場合には最初に、必要とされるチャネル命令語が転送範
囲内に既に準備されているか否かをチェックしなければ
ならない。これはポインタＡ′およびＺによりチェック
される。条件Ａ′≠Ｚが与えられていれば、少なくとも
次のチャネル命令語が準備されており、また条件Ａ′→
−２＝Ｚが満足されていれば、１つおいて次のチャネル
命令語も準備されており、またアドレステーブルＡＴ内
のレコードＥ６が読み出され得る。

ノーのチェック結果の際には、１つのチャネルプログラ
ムの最終のチャネル命令語が既に到達されていない場合
（ＬＣ＝１）または１つのロード要求が既に記憶されて
いない場合（ＦＬ＝１）に限って、信号ＥＮＤ５／６に
より１つの相応の誤りメソセージがそれぞれの入力／出
力モジュールＧＥに発せられ、また場合によっては１つ
のロード要求がレリーズされる。

レコードＥ６が望まれなければ、レコードＥ。

ないしＥ５が問題になる（第６Ｂ図）。この場合には所
望のレコードが準備されていなければならず、このこと
は再びポインタＡおよびＺによりチェックされる。なぜ
ならば、既に第４図により説明したように、レコードは
、それがポインタＡ′およびＺにより指示される正しい
範囲内に位置している時のみ、近接可能であるからであ
る。

所望のレコードがまだ再ロードされていなければ、信号
ＥＮＤ３により再び１つの相応の報知が当該の入力／出
力モジュールＣＥに発せられ、また１つの再ロード要求
がレリーズされる。他の場合には、さらに、たとえば１
つのデータ領域レコードの繰り返される選択の際に、１
つの再試行要求（ＲＥＴＲＹ）が存在しているか否か、
または所望のレコードがポインタにより示されたレコー
ドに等しいか否かがチェックされる。これらの両条件の
１つが満足されていれば、レコードは直ちにアドレステ
ーブルＡＴから読み出され得る。

上記両条件の１つが満足されていなければ、所望のレコ
ードが、導出されたポインタＡ′により示されるツイン
グループ、すなわぢ同一のチャネル命令語に属するか否
かをチェックしなければならない。このチェックの結果
がイエスであれば、同一のチャネル命令語へのデータ領
域レコードの切換のみが問題となり、またデータ領域レ
コードが場合によっては既に利用されている（ＵＳ＝１
）可能性があり、従って所望のレコ−ドの準備が最初に
待たれなければならず、このことは信号ＥＮＤ３により
、既に説明したように、報知される。

それに対して、データ領域レコードが既に利用されてい
なければ、利用の同時の識別（ＵＳ−１）およびポイン
タ状態の適合（Ａ→Ｅｏ−ｓ）の際にアドレステーブル
ＡＴ内のレコードが読み出され得る。

所望のレコードがポインタＡ′により示されるツイング
ループに属していなければ（Ｅｏ−ｓ’≠Ａ′）、チャ
ネル命令語の１つの切換が存在する。この切換が、その
次および１つおいて次のチャネル命令語が２つの分離さ
れたプログラム分岐の出発点である（ＦＯ＝１）１つの
チャネル命令語から行われると、ポインタＡ′へのポイ
ンタＺの設定により再ロードに対する出発点が標準的な
命令分岐（Ｚ−Ａ’）内で新たに決定され、また分岐指
示が解消される（ＦＯ−０）。この場合には常に１つの
対の最初のデータ領域レコードが問題となるので、場合
によってはセットされるマーカＵＳが０にセットされる
。このことは、分岐が存在しない場合（ＦＯ≠１）にも
あてはまる。続いて２つの場合にはポインタＡが所望の
レコードＥｏ−５に設定され、またアドレステーブルＡ
Ｔ内のレコードが読み出される。

アドレステーブルＡＴ内のレコードのどれが読み出され
たかに関係なく、最初に、読み出されたレコード内でバ
リディティマークＶおよび（レコードが正しい場合には
）誤り識別用マークＦがチェックされる。正しくかつ誤
り情報のないレコードのみがメモリアドレスＭＭ−ＡＤ
の形成、従ってまた主メモリＭＭの選択のためにレリー
ズされる。

しかし、メモリアドレスＭＭ−ＡＤのレリーズが１つの
選択によりレリーズされた制御部ＡＴＵ−ＳＴの動作サ
イクルが終了され得る前に、なおそれぞれ生じたロード
要求が考慮に入れられなければならず、その際に制御プ
ロセッサ１０Ｐに対するすべての生じたロード要求が制
御部ＡＴＵ−３Ｔの要求メモリＦＩＦＯ内へのそのつど
の装置アドレスＤＥＶｘの書き込みにより制御され、ま
た制御メモリＭＣＤの装置個別のレコード行内の既に行
われた記憶が、セットされた制御マークＦＬによりマー
クされ、従うて各装置は１回だけ要求メモリＦＩＦＯ内
にレコードされ得る。

従って、メモリアドレスＭＭ−ＡＤのレリーズ後に最初
に、条件ＦＬ＝１が与えられているか否かがチェックさ
れる。チェックの結果がイエスであれば、既に１つの要
求が記憶されており、進行中の動作サイクルは中断され
る。なぜならば、二重記憶は行われないことが前提とさ
れているからである。

まだ再ロード要求が記憶されていなければ、制御メモリ
ＭＣＤ内の制御マークＬＦがまだ考慮に入れられていな
い要求を指示するか否かがチェックされる。しかし、条
件ＬＦ＝０の際にも、レコードＥｏないしＥ５へのアク
セスが問題となっており、また下記の条件が満足されて
いる場合には、新しいデータ領域レコードに対する要求
が生じ得る。

ａ）チャネル命令の切換が行われており（Ｅｏ−５’　
＝Ａ　’ａｌｔ　）　、Ａ　’ａｌｔがアクセスの開始
時に読み出されて一時記憶されているポインタ状態を示
し、またなお別のチャネル命令語を再ロードすべきであ
る（ＬＣ＝０）。

ｂ）チャネル命令語の切換が行われておらず（Ｅｏ　−
ｓ　’、＝Ａ’ａｌｔ　）　、また再試行要求（ＲＥＴ
ＲＹ）も同一のデータ領域レコード（Ｅｏ　−５＝Ａａ
ｌｔ　）も存在しておらず、まだ１つのチャネル命令語
（Ｌ＝１）の最終のデータ領域レコードが到達されてい
ない。

しかし、すべての要求は、要求メモリＦＩＦＯが満杯で
ない時にのみ考慮に入れられる。メモリは次いで装置ア
ドレスＤＥＶｘをロードされる。

さらに、制御メモリＭＣＤ内で付属の制御マークＦＬが
１″に、また制御マークＬＦが“θ″にセットされる。

それに対して、メモリが既に満杯であれば、制御マーク
ＬＦは、まだ記憶されていない要求を示すため、要求を
制御部ＡＴＵ−３Ｔの後続の動作サイクルの１つのなか
でなお要求メモリ内へ伝達すべきであることのマークと
しての１”にセットされる。

前記のように、制御プロセッサＩＯＰは初回に１つの入
力／出力ジョブの開始段階の間に付属のデータＣＣＷ−
ＤＡＴを有する１つのチャネルプログラムの最初の３つ
のチャネル命令語を当該の装置ＤＥＶｘの転送範囲ＤＥ
ＣＯＭＡｘ内にロードし、また各準備されたチャネル命
令語に対して制御マークを有する最初の２つのデータ領
域レコードをアドレス制御装置ＡＴＯのアドレステーブ
ルＡＴ内にレコードする。さらに、制御メモリＭＣＤ内
で付属のポインタおよび制御ビットがセントされる。そ
の際、データ領域レコードに対する実ページアドレスは
同じ（翻訳テーブルにより、チャネル命令語に対する実
ページアドレスをめる場合と同一のそれ自体は公知の仕
方で、チャネルプログラムにより準備された仮想アドレ
スからめられ、その際に最初のデータ語に対するアドレ
スとチャネル命令語でのバイトカウンタとから公知の仕
方で、どの、またいくつの仮想ページ番号を次々と翻訳
すべきであるかが導出される。さらに、たとえば付属の
組織データ内で、いくつのページ番号が既に翻訳されて
、アドレス制御装置ＡＴＯのアドレステーブルＡＴ内に
レコードされているかがマークされる。その際にチャネ
ル飛越し命令（Ｔ　Ｉ　Ｃ）は、１つのこのようなチャ
ネル命令の代わりにこれによりアドレス指定されたチャ
ネル命令語が転送範囲ＤＥＣＯＭＡ、ｘ内にレコードさ
れることによって、直ちに処理され、その際にチャネル
飛越し命令にそれぞれ先行するチャネル命令語がチャネ
ルプログラムの分岐点として組織データ内にマークされ
る。

１つの入力／出カシロブのその後の過程で制御プロセッ
サＩＯＰはそれぞれアドレス制御装置ＡＴＵの１つのロ
ード要求ＬＯＲＥＱにより転送範囲ＤＥＣＯＭＡおよび
（または）アドレステーブルＡＴの再ロードを行い、そ
の際にロード要求は、１つの装置番号ＤＥＶｘが要求メ
モリＦＩＦＯ内に記憶されている時には直ちに課せられ
る。

それから生ずる制御プロセッサＩＯＰの動作の仕方を以
下に第７Ａ図および第７Ｂ図により一層詳細に説明する
。

制御プロセッサＩＯＰにより確認されたロード要求ＬＯ
ＲＥＱに基づいて最初に装置番号ＤＥＶＸが、“先入れ
先出し”原理で動作する要求メモＩＪ　Ｆ　Ｉ　Ｆ　Ｏ
から読み出され、またそれによって制御メモリＭＣＤが
選択される。バリディティビットｖＡがセットされてい
れば、プロセッサＩＯＰにより、ただ１つのデータ領域
ページ番号をアドレステーブル内に再ロードすべきか否
か、またはチャネル命令語の切換が行われておりまた少
なくとももう１つのチャネル命令語を付属の転送範囲Ｄ
ＥＣＯＭＡｘ内にレコードすべきか否かがチェックされ
る。チャネル命令語の切換に基づくロード要求は、前提
に従って（第４図および第５図参照）、条件Ｚ＝Ａ’＋
２がなお満足されていれば、または既に最終のチャネル
命令語が準備されていれば（ＬＣ＝１）、行われており
得ない。その場合には、チャネル命令語の両ページ番号
レコードの１つが既に利用されている、すなわち条件Ｕ
Ｓ＝１が満足されているという前提のもとに、ただ１つ
の新しいデータ領域ページ番号をアドレステーブルＡＴ
内にレコードすべきである。

前記の条件が満足されていれば、装置番号ＤＥＶｘから
アドレスを導出され得る付属の転送範囲ＤＥＣＯＭＡｘ
内で、実際のチャネル命令語ＣＣＷｎおよび付属の組織
データＣＣＷ−ＤＡＴｎに対するポインタＡ′に相応の
レコードが読み出される。それによって与えられる指示
により、次いで、付属のデータ領域の新しいページ番号
ＰＰＡＧＥが計算され、また制御マークＶ、ＦおよびＬ
と一緒にアドレス制御装置ＡＴＵのアドレステーブルＡ
Ｔ内に、詳細にはそれぞれ装置番号ＤＥＶＸおよびポイ
ンタＡ′によりマークされたレコード対のポインタＡに
より導出可能な自由なレコードセクション内にレコード
される。

各レコードの後にチェックのために制御メモリ、ＭＣＤ
内の付属のレコードがもう一度読み出され、その間にチ
ャネル命令語の１つの切換が行われているという理由で
ポインタＡ′がその間に変化しているか否かがチェック
される。ポインタＡ′が変化していない際にのみ制御ビ
ットＵＳおよびＦＬが消去され得る。

それに対して、ポインタＡ′がその間に変化しており、
またその結果として新しいページレコードが飛越されて
いれば、これは公知の計算機アーキテクチュアでは、１
つのページが最終バイトの終端まで使い果たすべきでは
なく、また制御指示“誤った長さ”が抑制された（ＳＬ
Ｉ＝１）時にのみ許されている（シーメンス社印刷物Ｄ
１５１５１０４−０４ｒ中央処理装置　シーメンス・シ
ステム（Ｚｅｎｔｒａｌｅｉｎｈｅｉｔｅｎ　Ｓｉｅｍ
ｅｎｓ　Ｓｙｓｔｅｍ　）　７　。

５００および７．７００−ベシュライブング・ラント・
ベフェールスリステン（Ｂｅｓｃｈｒｅｉｂｕｎｇ　ｕ
ｎｄＢｅｆｅｈｌｓｌｉｓｔｅ　）　Ｊ　、特に第１２
−１４ないし１２−２０頁参照）。この場合には、なお
説明すべき第７Ａ図の右部に示されているように、１つ
の新しいチャネル命令語に対する再ロード要求が伝達さ
れる。

第７Ａ図の左部中の分岐ＥＸＩないし３によりレリーズ
される再ロード要求の条件は正常な場合には生じない。

なぜならば、制御メモリＭＣＤ内のレコードが正しくな
い場合、またはアドレステーブル内のレコードが使い果
たされている場合、またはマーカＳＬＩがセットされず
に１つのページが飛越されている場合には、通常再ロー
ド要求はレリーズされ得ず、または誤りのある作動過程
が指示されているからである。

チャネル命令語の切換が行われていること（２≠Ａ’＋
２）がチェックにより示された場合には、加えて、１つ
の要求の処理の際に生じ得る時間遅れのために既に１つ
の新しいデータ領域レコードが準備されなければならな
い可能性がある。これは、必要であれば、真先に実行さ
れる。従って、ポインタＡにより最初に、その最下位ビ
ットが“１″の形態で対Ａ′の第２のレコードを示すか
否かがチェックされる。チェックの結果がノーであれば
、現在のチャネル命令語ＣＣＷ　ｎへの１つの新しいデ
ータ領域ページ番号の再ロードは省略される。他の場合
には、ポインタＡにより示されたアドレステーブル内の
レコードが読み出され、それが既にデータ領域の最終の
ページ番号を含んでいる（Ｌ＝１）か否かがチェックさ
れる。この条件が満足されていれば、同じく新しいペー
ジ番号が再ロードされる必要はない。

このチェックに基づいて１つの新しいページ番号を再ロ
ードすべきであれば、既に前もって読み出された組織デ
ータＣＣＷ　−Ｄ　Ａ　Ｔ　ｎに従って付属のチャネル
命令語ＣＣＷ　ｎがポインタＡ′により付属の転送範囲
ＤＥＣＯＭＡｘから読み出され、また、前記のように、
新しいページ番号が計算されて、制御マークＶ、Ｆおよ
びＬと一緒にアドレステーブルＡＴの自由な付属のセフ
シロン内にレコードされる。

１つのページ番号を再ロードすべきであったか否かに関
係なく、この場合にも、装置番号ＤＥＶＸを有する制御
メモリＭＣＤが新たに読み出され、また、１つの新しい
ページレコードが必要になっているため、またはチャネ
ル命令語のもう１つの切換が行われているためにポイン
タＡがその間に変化しており、従って制御メモリＭＣＤ
からの新しい値によりチェックをもう一度開始すべきか
否かがチェックされる。

他の場合には、新しいページレコードの場合のように、
制御マークＵＳおよびＦＬがリセットされ、また既に読
み出された組織データＣＣＷ−ＤＡＴｎにより、付属の
チャネル命令語が分岐点として示されているか否かがチ
ェックされる。なぜならば、その場合には分岐を指示す
る制御メモリＭＣＤ内の制御マークＦＯをセットすべき
であるからである。

続いて、第７Ｂ図中に示されているように、もう１つの
チャネル命令語またはもう２つのチャネル命令語が再ロ
ードされなけれはならないか否かがチェックされる。ポ
インタＡ′がポインタＺを取り入れていれば、２つのチ
ャネル命令語を再ロードすべきである。その際に次のチ
ャネル命令語ＣＣＷｎ＋１の仮想アドレスが簡単な仕方
で、ポインタＡ′により示されている現在のチャネル命
令語ＣＣＷ　ｎの１つの距離Ｎだけ高められた仮想アド
レスから生じ、それがそれ自体は公知の仕方で制御プロ
セッサＩＯＰにより翻訳される。新しいチャネル命令語
ＣＣＷ　ｎ　＋　１がチャネル飛越し命令ＴＩＣであれ
ば、これによりアドレス指定されるチャネル命令語ＣＣ
Ｗｎ＋＋’が読み出され、また制御メモリＭＣＤ内の制
御ピッ１−ＦＯが分岐点としてチャネル命令語ＣＣＷ　
ｎを示すためセットされる。さらに、読み出された新し
い命令語ＣＣＷｎ＋１またはＣＣＷｎ＋１’により転送
範囲ＤＥＣＯＭＡ内およびアドレステーブルＡＴ内のレ
コードに対して必要なデータがめられ、またそれぞれポ
インタ値（Ａ’＋１）により予め与えられた範囲内にレ
コードされる。

それによって進行中のプログラムの終端が到達されてい
れば、ポインタＺが値（Ａ’＋１）にもたらされ、また
制御メモリＭＣＤ内でマーカＬＣがセットされる。制御
プロセッサＩＯＰへの再ロード要求はそれによってこれ
により処理されている。

それに対して、プログラム終端がまだ到達されていなけ
れば、または入力チェックの結果としてただ１つのチャ
ネル命令語すなわち１つおいて次のＣＣＷｎ＋２を再ロ
ードすべきことが示されれば、チャネル命令語ＣＣＷ　
ｎに対する仮想アドレスから出発して２倍の距離２Ｎだ
け高めることにより必要とされるアドレスがめられ、ま
たチャネル命令語ＣＣＷｎ＋２が読み出される。このチ
ャネル命令語も、それが１つのチャネル飛越し命令であ
りまた場合によってはこれによりアドレス指定されたチ
ャネル命令語ＣＣＷｎ＋２’が読み出されなければなら
ないか否かに関してチェックされる。

しかし、先に説明した過程と異なり、簡単には分岐点マ
ークＦＯがセットされない。なぜならば、それは既に２
つの先行のチャネル命令語ＣＣＷ　ｎおよびＣＣＷｎ−
１１と結び付いてセントされ得るからである。従って、
このことがチェックされ、°また結果に関係して、すな
わちマーカＦＯがまだセットされていなければ、先行の
チャネル命令語ＣＣＷ　ｎ　＋　１が転送範囲ＤＥＣＯ
ＭＡ内で分岐点として示され、従ってチャネル命令４％
　ＣＣＷ　ｎ　＋３に対する１つの後続の再ロード要求
の際に自動的に、前記のように、分岐ビットＦＯはその
後に初めてセットされ、また前提によりプログラムの２
つの可能な分岐の開始命令の準備を示す。

続いて、チャネル命令語ＣＣＷｎ＋１の場合と同様に、
新しいレコードに対して必要とされる値がめられ、また
ポインタ値（Ａ’＋２）により示された範囲に対する転
送範囲ＤＥＣＯＭＡ内およびアドレステーブルＡＴ内の
レコードが行われる。続いて、ポインタＺが値（Ａ’＋
２）にもたらされ、またプログラム終端の場合にはマー
カＬＣもセットされる。

制御プロセッサ□ＩＯＰによる再ロード要求の存在およ
び処理の間は、転送範囲ＤＥＣＯＭＡの命令語レコード
およびアドレス制御装置ＡＴＵ内のアドレステーブルＡ
Ｔのレコードへの入力／出力モジュールＣＥのアクセス
は簡単な仕方で、制御メモリＭＣＤ内のたとえばＵＳお
よびＺのような制御マークがそれぞれ１つの再ロード過
程の終了時に初めて正しい状態に設定されることによっ
て阻止され、従って、第６Ａ図および第６Ｂ図で既に説
明したように、所望のレコードがまだ準備されていなけ
れば、モジュールＣＥの照会処理は場合によっては一時
的に拒否される。

これまでに説明した実施例では、第１図および第２図に
示したように、入力／出力ジョブの展開と付属の制御デ
ータの一時記憶とのために必要とされる転送範囲ＣＥＣ
ＯＭＡ／ＤＥＣＯＭＡが主メモリＭＭ内に設けられてい
るものとされた。その代わりに、第２図に準じて第８図
に示されているように、制御プロセッサＩＯＰと結合さ
れた局部メモリＬＳの所定のメモリ範囲も用いられ得る
。

この場合には、第３図アドレステーブル内に装置ＤＥＶ
ｘごとに３つの相続くチャネル命令語のそれぞれ２つの
データ領域レコードに対してそれぞれ６つのレコードし
か必要とされず、組織上のアクセスに対するレコードＥ
６およびＥ７は省略され得る。すなわち、アクセスパラ
メータＺ−ＰＡＲ内の制御ビン）ＣＯＮＴから認識可能
なこのようなアクセスは、再びたとえば要求する装置Ｄ
ＥＶｘと付属の入力／出力モジュールＣＥｎとの番号か
ら、距離アドレスにより、たとえば主メモリＭＭに対す
るアドレスＭＭ−ＡＤの導出の場合と同一の仕方でポイ
ンタＡ′により補足される範囲アドレスが形成され、こ
の場合にはアドレステーブルＡＴから読み出されたペー
ジ番号が先行し　。

ないことによって、局部メモリＬＳに対するアクセスア
ドレスＬＳ−ＡＤ内で直接的に翻訳される。

主メモリＭＭ内および局部的メモリＬＳ内の転送範囲Ｃ
ＥＣＯＭＡ／ＤＥＣＯＭＡの分散配置も、本発明の基礎
となっている原理から離れることなく、容易に可能であ
る。たとえば、ブロック多重モードで動作する入力／出
力モジュールに対する転送範囲は局部的メモリＬＳ内に
、またバイト多重モードで動作するモジュールに対する
転送範囲は主メモリＭＭ内に収容されていてよい。

これまでに説明された実施例では゛、各周辺装置ＤＥＶ
にアドレステーブルＡＴ内で８つまたは６つのレコード
の１つの群および１つの範囲ＤＥＣＯＭＡが固定的に対
応づけられていることが前提とされた。しかし、このこ
とは周辺装置の数が多い場合には相応に高いメモリ費用
を必要とする。

この費用は、転送範囲ＣＥＣＯＭＡ内およびアドレステ
ーブルＡＴ内にそれぞれ所与の数の装置固有の範囲ＤＥ
ＣＯＭＡまたはレコードセットを設け、それらのうちそ
れぞれ１つの装置の初期設定の際に初めて１つの自由な
範囲およびレコードセットが装置に入力／出力動作の継
続時間中対応づけられるならば、低減され得る。この対
応づけはそれ自体は公知の仕方で制御プロセッサで行わ
れており、このことはアドレス制御装置ＡＴＵ内で考慮
に入れられるべきである。

その際に、１つの入力／出力モジュールＣＥが、主メモ
リＭＭ内に転送範囲ＣＥＣＯＭＡが収容されている場合
に、接続されている装置ＤＥＶのいずれも初期設定され
ていない時にも主メモリＭＭにアクセスし得ることを保
証するため、各モジュールＣＥのそれぞれ１つの所与の
装置にアドレステーブル内の少なくとも１つのレコード
または１つの完全なレコードセットが固定的に対応づけ
られている。

類偵のことが選択的に制御メモリＭＣＤに関してもあて
はまる。

【図面の簡単な説明】

第１図は本発明によるデータ処理装置のブロック回路図
、第２図は第１図から変形された本発明によるもう１つ
のデータ処理装置のブロック回路図、第３図は第１図お
よび第２図中に示されているアドレス制御装置のブロッ
ク回路図、第４図はアドレス制御装置のアドレステーブ
ルＡＴ内の個々のレコードの管理を説明するための説明
図、第５図は１つのメモリの装置個別の転送範囲内の入
力／出力命令語の準備を説明するための説明図、第６Ａ
図および第６Ｂ図はアドレス制御装置の動作の仕方を説
明するためのフローダイアグラム、第７Ａ図および第７
Ｂ図はアドレス制御装置の再ロード要求が存在する際の
制御プロセッサの動作の仕方を説明するためのフローダ
イアグラム、第８図は転送範囲に対する１つの局部的メ
モリを使用する場合の第２図に準するもう１つのデータ
処理装置のブロック回路図である。 Ａ、Ａ’・・・ポインタ、ＡＴ・・・アドレステーブル
、ＡＴＵ・・・アドレス制御装置、ＡＴＵ−３Ｔてん共
通制御部、ＣＣＷ・・・チャネル命令語、ＣＥ・・・入
力／出力モジュール、ＣＥＣＯＭＡ／ＤＥＣＯＭＡ・・
・転送範囲、Ｃ０ＮＴ・・・ビット組み合わせ、ＤＥ■
・・・周辺装置、ＦＩＦＯ・・・先入れ先出しメモリ、
ＩＯＰ・・・プロセッサ、Ｌ−ＢＵＳ／ＢＣ−Ｌ・・・
入力／出カバスジステム、ＬＯＲＥＱ・・・再ロード要
求、ＭＭ・・・主メモリ、ＭＭ−ＡＤ・・・実メモリア
ドレス、５−ＢＵＳ／ＢＣ−３・・・アクセス制御部、
５−３Ｔ・・・インタフェース制御部、Ｗ−ＡＤ・・・
語アドレス、２・・・ポインタ、Ｚ−ＰＡＲ・・・アク
セスパラメータ。

Claims (1)

1. 【特許請求の範囲】 １）種々の機能ユニット（たとえばｃｐｕ、ｒ。 Ｐ）に対するアクセス制御部（Ｓ−Ｂ　Ｕ　Ｓ　／　Ｂ
   　Ｃ−３）を有する主メモリ　（ＭＭ＞と、主メモリ　
   （ＭＭ）と接続されており広範囲に自立的に作動する少
   なくとも１つの入力／出力モジュール（ＣＥ・・・）と
   接続されている別個の入力／出カバスジステム（Ｌ−Ｂ
   ｕｓ／ＢＣ−Ｌ）と、 入力／出カバスジステム（Ｌ−ＢＵＳ／ＢＣ−Ｌ）を主
   メモリ　（ＭＭ）のアクセス制御部（Ｓ−ＢＵＳ／ＢＣ
   −３）と直接的に接続するためのインタフェース制御部
   （Ｓ−３Ｔ）と、 入力／出力モジュール（ＣＥ）により実行すべき入力／
   出力動作を支援するため主メモリ　（ＭＭ）のアクセス
   制御部（Ｓ’−Ｂｕｓ／ＢＣ−３）にも別個の入力／出
   カバスジステム（Ｌ、−ＢＵＳ／ＢＣ−Ｌ）にも接続可
   能なプロセッサ（たとえば１０Ｐ）と を含んでいるデータ処理装置内で周辺装置（ＤＥＶ）を
   通じての主メモリ　（ＭＭ）への直接アクセスのために
   実際のメモリアドレス（ＭＭ−ＡＤ）を適切な時点で準
   備するための方法において、入力／出力プログラムの所
   与の数の仮想メモリアドレスに相応する実際のアドレス
   部分（たとえばページ番号ＰＰＡ’ＧＥ）が各人力／出
   力動作のために支援プロセッサ（ＩＯＰ）からそれぞれ
   前もって入力／出カバスジステム（Ｌ−ＢＵＳ／Ｂ（、
   −Ｌ）と接続された別個のアドレス制御装置（ＡＴＵ）
   に与えられ、 １つの周辺装置（ＤＥＶ＞により所望される主メモリ　
   （ＭＭ）への各アクセスの際に別個のアドレス制御装置
   （ＡＴＵ）が適切に選択され、その際に報知される制御
   パラメータ（Ｚ−ＰＡＲ）によりそれぞれ人力／出力動
   作の進行に相応する実際のメモリアドレス（ＭＭ　−Ａ
   　Ｄ）がめられ、また人力／出カバスジステム（Ｌ−Ｂ
   ｕｓ／ＢＣ−Ｌ）を主メモリ（ＭＭ）のアクセス制御部
   （Ｓ−ＢＵＳ／ＢＣ−３）と接続するためインタフェー
   ス制御部（Ｓ−３Ｔ）に与えられ、入力／出力動作の進
   行の結果もはや必要とされない実際のアドレス部分は別
   個のアドレス制御装置（ＡＴＵ）の要求により連続的に
   支援プロセツサ（ＩＯＰ）により次に必要とされる実際
   のアドレス部分によって置換されることを特徴とするデ
   ータ処理方法。 ２）周辺装置（Ｄ　ＥＶ）に対応づけられているメモリ
   　（たとえばＭＭ）の転送範囲（ＤＥＣＯＭＡ）内で入
   力／出力動作の開始時に支援プロセッサ（たとえばｌ０
   Ｐ）から付属の組織データ（ＣＣＷ　−Ｄ　Ａ　Ｔ　ｎ
   ないしＣＣＷ−ＤＡＴｎ＋２）を有する所与の数（たと
   えば３）のチャネル命令語（たとえばＣＣＷ　ｎないし
   ＣＣＷｎ＋２）が準備され、準備された各チャネル命令
   語（ＣＣＷ・・・）に対してチャネル命令語の実行の際
   に次々と選択すべき主メモリ（ＭＭ）内のデータ領域に
   対してそれぞれ所与の数（たとえば２）の実際のページ
   番号がめられ、実際のページ番号が同一の順序でアドレ
   ス制御装置（ＡＴＵ）のアドレステーブル（Ａ　Ｔ）内
   に書き込まれ、また１つの入力／出力過程の枠内の１つ
   のチャネル命令語の各切換により、実行されたチャネル
   命令語が循環的な順序で次回に必要とされるチャネル命
   令語により置換され、またアドレステーブル（ＡＴ）内
   の当該の古いページレコードが新しいページレコードに
   より置換されることを特徴とする特許請求の範囲第１項
   記載の方法。 ３）アドレス制御装置（Ａ　Ｔ　Ｕ）のアドレステーブ
   ル（ＡＴ）内の転送範囲（ＣＥＣＯＭＡ／ＤＥＣＯＭＡ
   ）として主メモリ（ＭＭ）のメモリ範囲を使用する際に
   装置（たとえばＤＥＶｘ）ごとに少な（とも１つの追加
   的レコードが主メモリ　（ＭＭ）内の転送範囲の選択の
   ために使用され、それによって周辺装置（Ｄ　Ｅ　Ｖ）
   からの準備されたチャネル命令語（ＣＣＷ・・・）また
   はそれ以外の制御語が同じく直接アクセスで主メモリ　
   （ＭＭ）から取り出され得ることを特徴とする特許請求
   の範囲第２項記載の方法。 ４）チャネル命令語（ＣＣＷ・・・）による装置個別の
   転送範囲（ＤＥＣＯＭＡ）の占有と付属のデータ領域ペ
   ージ番号によるアドレステーブル（ＡＴ）の装置個別の
   レコード範囲とが、同一の仕方で循環的に作動するポイ
   ンタ（ＺおよびＡ’）により制御され、これらのポイン
   タの一方（たとえばＺ）はそれぞれ転送範囲（ＤＥＣＯ
   ＭＡ）内の最終に準備されたチャネル命令語（たとえば
   ＣＣＷ　ｎ　＋　２　）に付属の範囲を、また他方（た
   とえばＡ’）はそれぞれアドレステーブル（ＡＴ）内の
   それぞれ現在のチャネル命令語のためのデータ領域レコ
   ードに対するレコード範囲を示し、また両ポインタ（Ａ
   ’およびＺ）の比較によってポインタ差により予め与え
   られる数のチャネル命令語のその後の準備に対する再ロ
   ード要求がアドレス制御装置（ＡＴＵ）のアドレステー
   ブル（ＡＴ）内のそれに付属のアドレスレコードにより
   導出可能であり、また再ロードが制御されることを特徴
   とする特許請求の範囲第２項または第３項記載の方法。 ５）アドレス制御装置（ＡＴＵ）のアドレステーブル（
   ＡＴ）内のそれぞれ現在のデータレコードの識別がもう
   １つのポインタ（Ａ）により行われることを特徴とする
   特許請求の範囲第４項記載の方法。 ６）レコード範囲の識別のためのポインタ（Ａ’）がア
   ドレスチープール（ＡＴ）内のそれぞれ現在のレコード
   の識別のためのポインタ（Ａ＞の構成部分であり、また
   後者（Ａ）から導出されることを特徴とする特許請求の
   範囲第４項または第５項記載の方法。 ７）周辺装置（ＤＥＶ）が、それぞれアドレス制御装置
   （ＡＴＯ）のアドレステーブル（ＡＴ）内で選択すべき
   アクセスパラメータ（Ｚ−ＰＡＲ）内のレコードの識別
   のために、簡単な仕方で入力／出力動作の進行から導出
   可能な１つのビット組み合わせ（ＣＯＮＴ）であって、
   現在のチャネル命令語（ＣＣＷ　ｎ　）のどのレコード
   が必要とされるか、またはすぐ次またはさらにその次の
   チャネル命令語の最初のレコードが必要とされるか、ま
   たは転送範囲（ＣＥＣＯＭＡ／ＤＥＣＯＭＡ）への全般
   的なアクセスが必要とされるかを指示するチャネル命令
   語（ＣＣＷ　ｎ　）を予め与え、３つのポインタ（Ａ’
   、ＡおよびＺ）と結び付いて、所望のレコードが既に準
   備されているか否かがチェックされ、また既に準備され
   ているレコードではこのレコードが読まれて、アクセス
   パラメータ（Ｚ−ＰＡＲ）内に同伴される部分アドレス
   （たとえば語アドレスＷ−ＡＤ）により、またはアドレ
   ス制御装置（Ａ　Ｔ　Ｕ）内で自ら準備された部分アド
   レスにより実際のメモリアドレス（ＭＭ　−Ａ　Ｄ）に
   補われ、他方未だ準備されていないレコードではアクセ
   スが拒否されて、相応の再ロード要求（ＬＯＲＥＱ）が
   なされることを特徴とする特許請求の範囲第１項ないし
   第６項のいずれかに記載の方法。 ８）アドレステーブル（ＡＴ）内の既に使い果たされた
   データ領域レコードがそれぞれ現在のチャネル命令語（
   たとえばＣＣＷ　ｎ　）に対するポインタ（Ａ′）によ
   り識別されたレコード範囲のなかでかかるものとして識
   別され、遅（とも現在のチャネル命令語に対する最後か
   ら２番目のデータ領域レコードの使い果たしにより１つ
   の再ロード要求（ＬＯＲＥＱ）が発せられ、またそれぞ
   れ最後のデータ領域レコードの使い果たしの後には再ロ
   ードの過程を介することなくアドレステーブル（ＡＴ）
   へのその後のアクセスが拒否されることを特徴とする特
   許請求の範囲第７項記載の方法。 ９）各チャネル命令語（たとえばＣＣＷ　ｎ　）にそれ
   ぞれ２つのデータ領域レコードが予め準備され、またそ
   れぞれ両データ領域レコードのうち他方への切換の際に
   １つの装置個別のマークビット（ＵＳ）がセットされ、
   このマークビットがセント状態では、再ロードされた新
   しいデータ領域レコードにより再びす七ノドされるまで
   は、もう１つのレコード切換の際にアドレステーブル＜
   ＡＴ）へのアクセスを拒否することを特徴とする特許請
   求の範囲第８項記載の方法。 １０）１つのチャネルプログラムの最後のチャネル命令
   語の到達が装置個別にマークされ（マーカＬＣ）、また
   それによりその後のチャネル命令語の準備のために続い
   て生ずる再ロード要求が抑制されることを特徴とする特
   許請求の範囲第１項ないし第９項のいずれかに記載の方
   法。 １１）１つのチャネル命令語へのそれぞれ最後のデータ
   領域レコードがかかるものとして識別され（マーカＬ）
   、またそれによりその後のデータ領域レコードの準備の
   ために続いて生ずる再ロード要求が抑制されることを特
   徴とする特許請求の範囲第１項ないし第１０項のいずれ
   かに記載の方法。 １２）アドレス制御装置（ＡＴＵ）のアドレステーブル
   （ＡＴ）への１つのアクセスの際に認識された制御プロ
   セッサ（ＩＯＰ）への再ロード要求が付属の装置番号（
   ＤＥＶｘ）の形態で記憶され、また記憶された再ロード
   要求が直接的に制御プロセッサ（たとえばｌ０Ｐ）への
   １つの要求信号（ＬＯＲＥＱ）に変換されることを特徴
   とする特許請求の範囲第１項ないし第１１項のいずれか
   に記載の方法。 １３）すべての認識された再ロード要求が装置個別にマ
   ークされ（制御ビア　）ＦＬまたはＬＦ）、それによっ
   て、同一の装置（ＤＥＶｘ）に対して続いて認識され反
   復される再ロード要求が、マークされた再ロード要求が
   処理され終わるまでは、考慮に入れられずにとどまるこ
   とを特徴とする特許請求の範囲第１２項記載の方法。 １４）制限されたメモリ容量を有するメモリ　（ＦＩＦ
   Ｏ）を使用する際に、格納されないロード要求の存在と
   要求の行われた記憶とが別々に識別される（マーカＬＦ
   またはＦＬ）ことを特徴とする特許請求の範囲第１３項
   記載の方法。 １５）制御プロセッサ（たとえばｌ０Ｐ）へのアドレス
   制御装置（ＡＴＵ）の１つの再ロード要求に基づいて制
   御プロセッサが要求メモリ　（Ｆ　Ｉ　ＦＯ）内に一時
   記憶された装置番号（ＤＥＶｘ）により付属のポインタ
   （たとえばＺ、Ａ’およびＡ）および制御マーカ（たと
   えばＵＳ、ＦＬ、ＦＯ）をめ、それらに関係して付属の
   装置固有の範囲（ＤＥＣＯＭＡＸ）の再ロードが必要な
   仕方で制御され、また制御マークを有するポインタが到
   達された新しいロード状態に相応して変化することを特
   徴とする特許請求の範囲第１項ないし第１４項のいずれ
   かに記載の方法。 １６）チャネル命令語（たとえばＣＣＷｎ＋１）のロー
   ドまたは再ロードの枠内で転送範囲（ＤＥＣＯＭＡ）内
   でチャネル飛越し命令（ＴＩＣ）として認識された命令
   の際にそれぞれこれらによりアドレス指定されたチャネ
   ル命令語（たとえばＣＣＷｎ　＋　１　’　）が準備さ
   れ、１つのチャネル飛越し命令に先行する各チャネル命
   令語が分岐点として識別され、分岐点として識別された
   チャネル命令語の到達と、後続の２つの可能なプログラ
   ム分岐の出発点を形成するチャネル命令語（たとえばＣ
   ＣＷ　ｎ　＋　４およびＣＣＷ　ｎ　＋　２　）の行わ
   れた準備とにより１つの装置個別のマークピット（ＦＯ
   ）がセントされ、またチャネル命令語の後続の認識され
   た切換の際に、有効な分岐を識別するポインタ（Ａ′）
   として最後の再ロードされたチャネル命令語を識別する
   ポインタ（Ｚ）を現在のチャネル命令語の値に設定する
   ことにより再ロード要求する出発点が標準的なプログラ
   ム分岐内で新たに決定されることを特徴とする特許請求
   の範囲第１項ないし第１５項のいずれかに記載の方法。 １７）種々の機能ユニット（たとえばＣＰＵ、１０Ｐ）
   に対するアクセス制御部（Ｓ−Ｂｕｓ／ＢＣ−Ｓ）を有
   する主メモリ　（ＭＭ）と、主メモリ（ＭＭ）お接続さ
   れており広範囲に自立的に作動する少なくとも１つの入
   力／出力モジュール（ＣＥ・・・）と接続されている別
   個の入力／出カバスジステム（Ｌ−ＢＵＳ／ＢＣ−Ｌ）
   と、 入力／出カバスジステム（Ｌ−ＢＵＳ／ＢＣ−Ｌ）を主
   メモリ（ＭＭ）のアクセス制御部（Ｓ−ＢＵＳ／ＢＣ−
   ３）お直接的に接続するためのインタフェース制御部（
   Ｓ−３Ｔ）と、 入力／出力モジュール（Ｇ　Ｅ）により実行すべき入力
   ／出力動作を支援するため主メモリ　（ＭＭ）のアクセ
   ス制御部（Ｓ−ＢＵＳ／ＢＣ−３）にも別個の入力／出
   カバスジステム（Ｌ−Ｂｕｓ／ＢＣ−Ｌ）にも接続可能
   なプロセッサ（たとえば１０Ｐ）と を含んでいるデータ処理装置内で周辺装置（ＤＥＶ）を
   通じての主メモリ　（ＭＭ）への直接アクセスのために
   実際のメモリアドレス（ＭＭ−ＡＤ）を適切な時点で準
   備するための装置において、アドレス制御装置（ＡＴＵ
   ）が、それぞれ所与の数（たとえば８）のレコードから
   成っておりそれぞれ相応の数の装置（Ｄ　Ｅ　Ｖ）の同
   時作動のための所与の数のレコードセットを有するアド
   レステーブル（ＡＴ）と、少なくともアドレステーブル
   （Ａ　Ｔ）内のレコードセットの数に相応する数の、装
   置個別のポインタ（たとえば２およびＡ）および制御マ
   ーカ（たとえばＵＳ、ＦＯ，ＦＬ。 ＬＦ、ＬＣ）に対するレコードを有する制御メモリ（Ａ
   ＴＵ−３Ｔ）と、個々の装置（ＤＥＶ）からなされるア
   クセス要求の処理とアドレステーブル（ＡＴ）の個々の
   レコードへのアクセスの制御と装置（ＤＥＶ）のアクセ
   ス要求の枠内での再ロード要求の認識とのための共通の
   制御部（ＡＴＵ−３Ｔ）とを有することを特徴とするデ
   ータ処理装置。 １８）メモリ　（たとえばＭＭ）の転送範囲（ＣＥＣＯ
   ＭＡ）内およびアドレス制御装置（ＡＴＵ）のアドレス
   テーブル（ＡＴ）内にただ１つの制限された数の装置固
   有の範囲（ＤＥＣＯＭＡ）またはレコードセットが設け
   られており、その対応づけがそれぞれまず１つの所与の
   装置（ＤＥＶ）−に対する入力／出力動作の開始の際に
   制御プロセッサ（たとえばｌ０Ｐ）により行われ、しか
   しメモリ　（ＭＭ）内のそれぞれ付属の転送範囲（ＣＥ
   ＣＯＭＡ）への個々の入力／出力モジュールのアクセス
   の確実化のために、たとえ１つのモジュール（ＣＥ）の
   装置（Ｄ　Ｅ　Ｖ）のいずれも準備されていなくても、
   各モジュールのそれぞれ１つの装置にアドレステーブル
   （ＡＴ）内の少なくとも１つのレコードまたは１つの全
   レコードセットが固定的に対応づけられており、またア
   ドレス制御装置（ＡＴＵ）内に当該の対応づけの一時記
   憶のために１つの追加的なメモリテーブルが設けられて
   おリ、それを介してアドレステーブル（Ａ　Ｔ）内のそ
   れぞれ有効な範囲アドレスがめられ得ることを特徴とす
   る特許請求の範囲第１７項記載の装置。 １９）追加的なメモリテーブルが制御メモリ　（ＭＣＤ
   ）の構成部分であることを特徴とする特許請求の範囲第
   １８項記載の装置。 ２０）共通の制御部（ＡＴＵ−３Ｔ）が制御プロセッサ
   （たとえばｌ０Ｐ）に対する装置アドレス（ＤＥＶｘ）
   を一時記憶するため１つのメモリ　（ＦＩＦＯ）を有し
   ており、こ゛のメモリがその占有の際に１つの要求信号
   （ＬＯＲＥＱ）を制御プロセッサ（たとえばｌ０Ｐ）に
   供給する１つの占有監視装置と接続されていることを特
   徴とする特許請求の範囲第１７項ないし第１９項のいず
   れかに記載の装置。