JPS60217646A - バンプ電極形半導体装置の製造方法 - Google Patents
バンプ電極形半導体装置の製造方法Info
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- JPS60217646A JPS60217646A JP59073957A JP7395784A JPS60217646A JP S60217646 A JPS60217646 A JP S60217646A JP 59073957 A JP59073957 A JP 59073957A JP 7395784 A JP7395784 A JP 7395784A JP S60217646 A JPS60217646 A JP S60217646A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体基板上にオーミック接触された複数の
金屈電ｌｉ層の上に更に低融点金属からなるバンブ電極
を形成してなる半導体装置の製造方法に関する。
金屈電ｌｉ層の上に更に低融点金属からなるバンブ電極
を形成してなる半導体装置の製造方法に関する。
ＣＯＤセンサは、入射光、学像を二次元的に多数配列さ
れた光検知素子で受け、これを時系列の電気信号に変換
して取出す機能を備えた集積化センサとしてよく知られ
ている。従来は二次元の物理量を取出すセンサはこの様
な光検知装置に限られていた。最近メカトロニクス技術
の発達に伴って、例えば圧力を二次元的に検知して機械
に圧覚や触覚の機能を持たせる要求が増えている。この
様な圧力センサとしては一例として、半導体のピエゾ抵
抗素子が利用される。例えば、３ｉ基板に拡散抵抗素子
を二次元的に配列形成すれば、これに外部からの応力が
加わった時その点の抵抗値が変化して信号を得ることが
できる。こような圧力センサをＣＣＤと一体化すれば、
応力分布を検知してその電気信号処理まで行なう集積形
センサが得られる。この場合、圧力センサ基板とＣＣＤ
基板を一体化するには、対応する端子電極を突き合せて
接続する。いわゆるバンブ電極構造が用いられる。
れた光検知素子で受け、これを時系列の電気信号に変換
して取出す機能を備えた集積化センサとしてよく知られ
ている。従来は二次元の物理量を取出すセンサはこの様
な光検知装置に限られていた。最近メカトロニクス技術
の発達に伴って、例えば圧力を二次元的に検知して機械
に圧覚や触覚の機能を持たせる要求が増えている。この
様な圧力センサとしては一例として、半導体のピエゾ抵
抗素子が利用される。例えば、３ｉ基板に拡散抵抗素子
を二次元的に配列形成すれば、これに外部からの応力が
加わった時その点の抵抗値が変化して信号を得ることが
できる。こような圧力センサをＣＣＤと一体化すれば、
応力分布を検知してその電気信号処理まで行なう集積形
センサが得られる。この場合、圧力センサ基板とＣＣＤ
基板を一体化するには、対応する端子電極を突き合せて
接続する。いわゆるバンブ電極構造が用いられる。
第１図はこのような用途に用いられる従来のバンプ電極
形ＣＯＤの製造工程例である。（ａ）に示すように、Ｃ
ＯＤ基板１１の表面には複数の信号人り部１２ （１２
ａ、 １２ｂ、 ・＞を有し、それぞれにバンブ電極を
形成すべきコンタクトホール電極１３ （１３ａ、１３
ｂ、・・・）が形成されている。１４はＳｉＯ２膜等の
絶縁膜である。ＣＯＤ基板１１にはまた、図では省略し
たが、多数の転送ゲート電極が配列形成されており、表
面の凹凸を平坦化するために通常採用されているポリイ
ミド！１１１４が形成されている。コンタクトホール電
極１３はＡＩ膜により形成されている。こ後（ｂ）に示
すように、全面に７ｉ膜１６１．ＡＩ膜１６２．Ｔｉ膜
１６ａ、Ｃｕ膜１６４を順次蒸着した積層膜１６を形成
する。Ｔｉ膜１６１゜１６３はバリヤメタルであり、Ａ
１膜１６２はメッキ用電極である。次に（Ｃ）に示すよ
うに、バンブ電極を立てる位置にメッキ下地層となるＣ
ｕ膜１６４ （１６４ａ、 １８４ ｂ、 ・−） ヲ
ハターニングにより形成する。この後、（ｄ）に示すよ
うにホトレジスト１７をパターン形成し、選択メッキ法
によってＣＵ層１８ （１８ａ、１８ｂ、−）、続いて
Ｉｎ層１９ （１９ａ、 １９ｂ、 ・＞を形成する。
形ＣＯＤの製造工程例である。（ａ）に示すように、Ｃ
ＯＤ基板１１の表面には複数の信号人り部１２ （１２
ａ、 １２ｂ、 ・＞を有し、それぞれにバンブ電極を
形成すべきコンタクトホール電極１３ （１３ａ、１３
ｂ、・・・）が形成されている。１４はＳｉＯ２膜等の
絶縁膜である。ＣＯＤ基板１１にはまた、図では省略し
たが、多数の転送ゲート電極が配列形成されており、表
面の凹凸を平坦化するために通常採用されているポリイ
ミド！１１１４が形成されている。コンタクトホール電
極１３はＡＩ膜により形成されている。こ後（ｂ）に示
すように、全面に７ｉ膜１６１．ＡＩ膜１６２．Ｔｉ膜
１６ａ、Ｃｕ膜１６４を順次蒸着した積層膜１６を形成
する。Ｔｉ膜１６１゜１６３はバリヤメタルであり、Ａ
１膜１６２はメッキ用電極である。次に（Ｃ）に示すよ
うに、バンブ電極を立てる位置にメッキ下地層となるＣ
ｕ膜１６４ （１６４ａ、 １８４ ｂ、 ・−） ヲ
ハターニングにより形成する。この後、（ｄ）に示すよ
うにホトレジスト１７をパターン形成し、選択メッキ法
によってＣＵ層１８ （１８ａ、１８ｂ、−）、続いて
Ｉｎ層１９ （１９ａ、 １９ｂ、 ・＞を形成する。
次に（ｅ）に示すように、ホトレジスト１７を除去し、
しかる後Ｔｉｎ！１６３．ＡＩ膜１６２、Ｔｉ膜１６エ
を順次エツチング除去してＩｎバンプ電極を形成する。
しかる後Ｔｉｎ！１６３．ＡＩ膜１６２、Ｔｉ膜１６エ
を順次エツチング除去してＩｎバンプ電極を形成する。
この様な従来法においては、メッキ用電極であるＡ１膜
１６２を除去するエツチング液は、Ｉｎ層１９を侵さな
いためにアルカリ系エッチャントを用いる。ところが、
コンタクトホール電極１３のエツジ部分はバリヤメタル
のＴｉｎ！１６３の段切れやピンホールがある。このた
め、メッキ用電極のＡ１膜１６２のエツチング中に下層
のバリヤメタルであるＴ ｉ ＩＩＩ ６ｔが破壊され
、エツチング液が浸透してコンタクトホール電極１３や
、やはりアルカリに容易に溶解するポリイミドＩＩ！Ｊ
１４が侵される。このためポリイミド膜のはがれが生じ
る等、目的とするＪｎバンプ電極構造のＣＯＤが信頼性
よく形成されない欠点があった。
１６２を除去するエツチング液は、Ｉｎ層１９を侵さな
いためにアルカリ系エッチャントを用いる。ところが、
コンタクトホール電極１３のエツジ部分はバリヤメタル
のＴｉｎ！１６３の段切れやピンホールがある。このた
め、メッキ用電極のＡ１膜１６２のエツチング中に下層
のバリヤメタルであるＴ ｉ ＩＩＩ ６ｔが破壊され
、エツチング液が浸透してコンタクトホール電極１３や
、やはりアルカリに容易に溶解するポリイミドＩＩ！Ｊ
１４が侵される。このためポリイミド膜のはがれが生じ
る等、目的とするＪｎバンプ電極構造のＣＯＤが信頼性
よく形成されない欠点があった。
本発明は、上記した点に鑑みなされたもので、メッキ電
極用下地金属膜の構成とエッチャントの組合わせにより
信頼性よくバンブ電極構造を得ることを可能としたバン
ブ＠補形半導体装置の製造方法を提供することを目的と
する。
極用下地金属膜の構成とエッチャントの組合わせにより
信頼性よくバンブ電極構造を得ることを可能としたバン
ブ＠補形半導体装置の製造方法を提供することを目的と
する。
本発明は、バリヤメタルとしてＴ１膜、メッキ用電極用
としてＣｕ膜を用いたＴｔ／ｃｕ積層膜を下地金属膜と
して、この上に選択メッキ法により低融点金属からなる
バンブ電極を形成した後、弱酸系エッチャントを用いて
上記下地金属膜をエツチング除去するようにしたことを
特徴とする。
としてＣｕ膜を用いたＴｔ／ｃｕ積層膜を下地金属膜と
して、この上に選択メッキ法により低融点金属からなる
バンブ電極を形成した後、弱酸系エッチャントを用いて
上記下地金属膜をエツチング除去するようにしたことを
特徴とする。
本発明によれば、バンブ電極がエッチャントにより侵さ
れることなく、また平坦化のためのポリイミド膜がある
場合にもこれが侵されることなく、目的とするバンブ電
極を持った信頼性の高い半導体装置を得ることができる
。
れることなく、また平坦化のためのポリイミド膜がある
場合にもこれが侵されることなく、目的とするバンブ電
極を持った信頼性の高い半導体装置を得ることができる
。
以下第２図を用いて本発明の一実施例を説明する。第２
図（ａ）は第１図（ａ）と同じであり、ＣＯＤ基板２１
の表面に信号入力部２２ （２２ａ。
図（ａ）は第１図（ａ）と同じであり、ＣＯＤ基板２１
の表面に信号入力部２２ （２２ａ。
２２ｂ、・・・）が形成され、この上に信号入力部２２
に開孔を持つ絶縁１１１２３．ポリイミド膜２４が形成
され、各信号入力部２２にＡ１膜からなるコンタクトホ
ール電極２５ （２５ａ、２５ｂ、−）が形成された状
態である。この後、（ｂ）に示すように、全面にＴｉ膜
２６ｒ 、Ｃｕ膜２６２を順次蒸着した下地金属膜２６
を形成する。Ｔ１膜 ′２６エはバリヤメタルであり、
ＣＵ膜２６２はメッキ用電極膜である。この後、（Ｃ）
に示すように、ホトレジスト２７をパターン形成し、選
択メッキ法によりＱｕ層２８ （２８ａ、２８ｂ、 ・
）、次いで１０層２９ （２９ａ、２９ｂ、−）を形成
する。Ｑｕ層２８の形成は、基板を例えば硫酸銅浴のＣ
ｕメッキ液中に浸し空温にて下地金属膜２６のＣＬＪ膜
２６２を電極として、最初に逆メッキを数秒間行なって
清浄化し、しかる後正常なＣｕメッキを所定電流値で数
十分間通電することにより行なう。これにより、数μ瓦
の厚さの００層２８が形成される。またＩｎ１ｍ２９は
このＣＵ層２８が形成された基板を例えばホウフッ化浴
のＩｎメッキ液に浸し、所定電流値で数十分間電気メッ
キを行なうことにより数μｍの厚さに形成される。次に
（ｄ）に示すように、ホトレジスト２７を除去し、００
層２８に１０層２９が積層されたバンブ電極をマスクと
してその直下の下地金属膜を残してそれ以外の不要な下
地金属膜２６を弱酸系エッチャントにより順次エツチン
グ除去して行く。このエツチング液程をより具体的に説
明する。
に開孔を持つ絶縁１１１２３．ポリイミド膜２４が形成
され、各信号入力部２２にＡ１膜からなるコンタクトホ
ール電極２５ （２５ａ、２５ｂ、−）が形成された状
態である。この後、（ｂ）に示すように、全面にＴｉ膜
２６ｒ 、Ｃｕ膜２６２を順次蒸着した下地金属膜２６
を形成する。Ｔ１膜 ′２６エはバリヤメタルであり、
ＣＵ膜２６２はメッキ用電極膜である。この後、（Ｃ）
に示すように、ホトレジスト２７をパターン形成し、選
択メッキ法によりＱｕ層２８ （２８ａ、２８ｂ、 ・
）、次いで１０層２９ （２９ａ、２９ｂ、−）を形成
する。Ｑｕ層２８の形成は、基板を例えば硫酸銅浴のＣ
ｕメッキ液中に浸し空温にて下地金属膜２６のＣＬＪ膜
２６２を電極として、最初に逆メッキを数秒間行なって
清浄化し、しかる後正常なＣｕメッキを所定電流値で数
十分間通電することにより行なう。これにより、数μ瓦
の厚さの００層２８が形成される。またＩｎ１ｍ２９は
このＣＵ層２８が形成された基板を例えばホウフッ化浴
のＩｎメッキ液に浸し、所定電流値で数十分間電気メッ
キを行なうことにより数μｍの厚さに形成される。次に
（ｄ）に示すように、ホトレジスト２７を除去し、００
層２８に１０層２９が積層されたバンブ電極をマスクと
してその直下の下地金属膜を残してそれ以外の不要な下
地金属膜２６を弱酸系エッチャントにより順次エツチン
グ除去して行く。このエツチング液程をより具体的に説
明する。
まずＣｕ膜２６２は、Ａ液として、銅メッキの前処理剤
として用いられる。Ｃｕの酸化膜のみを除去する弱酸性
（クエン酸系）のクリーナ液を水１リットルに２００ｃ
ｃ、Ｂ液として、過酸化水素を用いて、へ液二Ｂ液＝５
：１の混合比のエツチング液を作り、室温で約１分前後
エツチングして除去する。このエツチングではｉｎｎ層
９が侵されず、またエツチングはＴｉ膜２６１で止まる
。
として用いられる。Ｃｕの酸化膜のみを除去する弱酸性
（クエン酸系）のクリーナ液を水１リットルに２００ｃ
ｃ、Ｂ液として、過酸化水素を用いて、へ液二Ｂ液＝５
：１の混合比のエツチング液を作り、室温で約１分前後
エツチングして除去する。このエツチングではｉｎｎ層
９が侵されず、またエツチングはＴｉ膜２６１で止まる
。
次にＴＩ膜２６１は、Ａ液として水１リットルにエチレ
ンジアミン四酢１１ｉ！２６ｇとアンモニア水１８０ｃ
ｃを混合した液、Ｂ液として過酸化水素水を用い、へ液
二Ｂ液−２：１の混合比のエツチング液を作り、室温で
約１分前後エツチングして除去する。このエツチングで
はＡｉからなるコンタクトホール電極２５が侵されず、
またポリイミド膜２４も侵されない。
ンジアミン四酢１１ｉ！２６ｇとアンモニア水１８０ｃ
ｃを混合した液、Ｂ液として過酸化水素水を用い、へ液
二Ｂ液−２：１の混合比のエツチング液を作り、室温で
約１分前後エツチングして除去する。このエツチングで
はＡｉからなるコンタクトホール電極２５が侵されず、
またポリイミド膜２４も侵されない。
こうして本実施例によれば、Ｉｎバンプ電極形成後、Ｔ
ｉＺＣＵ積層膜からなる下地金属膜を弱酸系エッチャン
トで短時間で順次エツチングすることにより、バンブ電
極やポリイミド膜を侵すことなくジャストエツチングが
確実に可能となる。
ｉＺＣＵ積層膜からなる下地金属膜を弱酸系エッチャン
トで短時間で順次エツチングすることにより、バンブ電
極やポリイミド膜を侵すことなくジャストエツチングが
確実に可能となる。
そして本実施例では、バンブ電極の下地金属膜のエツチ
ングにアルカリ液を用いないから、ＣＯＤ転送部の多数
のポンディングパッドにＡ１膜を用いることができ、こ
のためマスク設計も簡単になる。
ングにアルカリ液を用いないから、ＣＯＤ転送部の多数
のポンディングパッドにＡ１膜を用いることができ、こ
のためマスク設計も簡単になる。
本発明は上記実施例に限られない。例えば００層２８は
ｉｎバンプ電極の補助金属膜であり、これを省略して直
接Ｉｎ層２９をメッキしてバンブ電極を形成することも
可能である。またバンプ電極金属層としては、ｉｎの他
に、Ｓｂ、３ｉ。
ｉｎバンプ電極の補助金属膜であり、これを省略して直
接Ｉｎ層２９をメッキしてバンブ電極を形成することも
可能である。またバンプ電極金属層としては、ｉｎの他
に、Ｓｂ、３ｉ。
Ｐｂ、 Ａｕ、Ｓｎ、 Ｚｎなどの低融点金属を用いる
ことができる。
ことができる。
第１図は従来のバンプ電極形ＣＯＤの製造工程を示、す
図、第２図は本発明の一実施例のバンプ電極形ＣＯＤの
製造工程を示す図である。 ２１ ・ＣＯＤ基板１，２２ （２２ａ、 ２２ ｂ、
−＞・・・信号入力部、２３・・・絶縁膜、２４・・・
ポリイミド膜、２５ （２５ａ、２５ｂ、・・・）・・
・コンタクトボール電極、２６・・・下地金属膜、２６
１・・・Ｔ１膜、２６２・・・Ｃｕｌ１！、２７ ・・
・レジスト、２８ （２８ａ。 ２８ｂ、 ・＞−Ｃｕ層、２９ （２９ａ、２９ｂ。 ・・・）・・・）ｎ層（バンブ電極）。 ℃ の −Ｏ ｖ −Ｊ ９ 仁８ − − ハ リ Ｑ ν
図、第２図は本発明の一実施例のバンプ電極形ＣＯＤの
製造工程を示す図である。 ２１ ・ＣＯＤ基板１，２２ （２２ａ、 ２２ ｂ、
−＞・・・信号入力部、２３・・・絶縁膜、２４・・・
ポリイミド膜、２５ （２５ａ、２５ｂ、・・・）・・
・コンタクトボール電極、２６・・・下地金属膜、２６
１・・・Ｔ１膜、２６２・・・Ｃｕｌ１！、２７ ・・
・レジスト、２８ （２８ａ。 ２８ｂ、 ・＞−Ｃｕ層、２９ （２９ａ、２９ｂ。 ・・・）・・・）ｎ層（バンブ電極）。 ℃ の −Ｏ ｖ −Ｊ ９ 仁８ − − ハ リ Ｑ ν
Claims (2)
- （１）半導体基板上に複数のバンプ電極形成領域でオー
ミック接触する下地金属膜を全面形成し、この下地金属
股上に選択メッキ法により低融点金属からなる複数のバ
ンブ電極を形成した後、このバンブ電極をマスクとして
前記下地金属膜の不要部分をエツチング除去する半導体
装置の製造方法において、前記下地金属膜としてＴｉ／
Ｃｕ積層膜を用い、前記バンブ電極をマスクとしてこの
下地金ｉ膜の不要部分を除去するエッチャントとして弱
酸系エッチャントを用いることを特徴とするバンブ電極
形半導体装置の製造方法。 - （２）前記半導体基板は、前記下地金属膜の形成前にポ
リイミド膜により平坦化されている特許請求の範囲第１
項記載のバンブ電極形半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59073957A JPS60217646A (ja) | 1984-04-13 | 1984-04-13 | バンプ電極形半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59073957A JPS60217646A (ja) | 1984-04-13 | 1984-04-13 | バンプ電極形半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60217646A true JPS60217646A (ja) | 1985-10-31 |
Family
ID=13533065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59073957A Pending JPS60217646A (ja) | 1984-04-13 | 1984-04-13 | バンプ電極形半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60217646A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5108950A (en) * | 1987-11-18 | 1992-04-28 | Casio Computer Co., Ltd. | Method for forming a bump electrode for a semiconductor device |
| EP1306897A3 (en) * | 2001-10-29 | 2005-05-11 | Fujitsu Limited | Method of making electrode-to-electrode bond structure and electrode-to-electrode bond structure made thereby |
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| US8552553B2 (en) | 2009-10-14 | 2013-10-08 | Advanced Semiconductor Engineering, Inc. | Semiconductor device |
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| US8901733B2 (en) | 2001-02-15 | 2014-12-02 | Qualcomm Incorporated | Reliable metal bumps on top of I/O pads after removal of test probe marks |
| US9142527B2 (en) | 2002-10-15 | 2015-09-22 | Qualcomm Incorporated | Method of wire bonding over active area of a semiconductor circuit |
| US9369175B2 (en) | 2001-09-17 | 2016-06-14 | Qualcomm Incorporated | Low fabrication cost, high performance, high reliability chip scale package |
-
1984
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