JPS6021537A - 半導体装置の試験方法 - Google Patents
半導体装置の試験方法Info
- Publication number
- JPS6021537A JPS6021537A JP58130015A JP13001583A JPS6021537A JP S6021537 A JPS6021537 A JP S6021537A JP 58130015 A JP58130015 A JP 58130015A JP 13001583 A JP13001583 A JP 13001583A JP S6021537 A JPS6021537 A JP S6021537A
- Authority
- JP
- Japan
- Prior art keywords
- logic
- test
- gate array
- scanning
- electron beam
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体装置、特にゲートアレイＬＳＩのロジ
ック試験方法に関するものである。
ック試験方法に関するものである。
ゲートアレイＬＳＩに対する従来のロジック試験は、多
針のプローブを使用して、ロジックパターン発生器をも
つテスタにより行なっている。この従来例を第１図（ａ
） ＄ （ｂ）に示す。すなわち、第１図（ａ）はゲー
トアレイＬＳＩの平面を、また第１図（ｂ）はその人、
出力信号波形を、それぞれに示してお）、各図中、符号
（１）はＬＳＩチップ、 （２ａ） 、 （２ｂ）は入
力側（１印）、出力側（０印）の電極取出し部、（３）
はゲートアレイで、また（５）、および（６）はＬＳＩ
チップ（１）への入力、および同チップ（１）からの出
力の各信号である。
針のプローブを使用して、ロジックパターン発生器をも
つテスタにより行なっている。この従来例を第１図（ａ
） ＄ （ｂ）に示す。すなわち、第１図（ａ）はゲー
トアレイＬＳＩの平面を、また第１図（ｂ）はその人、
出力信号波形を、それぞれに示してお）、各図中、符号
（１）はＬＳＩチップ、 （２ａ） 、 （２ｂ）は入
力側（１印）、出力側（０印）の電極取出し部、（３）
はゲートアレイで、また（５）、および（６）はＬＳＩ
チップ（１）への入力、および同チップ（１）からの出
力の各信号である。
そしてこのように複数段のゲートアレイ（３）を有する
ＬＳＩチップ（１１のロジック試験は、通常、同ＬＳＩ
チップ（１）上のすべての電極取出し部（２ｍ）、（２
ｂ）に接触するタン夛ステンなどの多針のプローブを使
用し、この状態で入力側電極取出し部（２ｍ）にテ哀り
内で発生させたそれぞれに所定のロジックパターン入力
信号（５）を入力させ、これに対応して出力側電極取出
し部（２ｂ）から得られるパターン出力信号（６）を、
コンパレータを通して解析し、そのロジック機能を試験
するようにしているのである。
ＬＳＩチップ（１１のロジック試験は、通常、同ＬＳＩ
チップ（１）上のすべての電極取出し部（２ｍ）、（２
ｂ）に接触するタン夛ステンなどの多針のプローブを使
用し、この状態で入力側電極取出し部（２ｍ）にテ哀り
内で発生させたそれぞれに所定のロジックパターン入力
信号（５）を入力させ、これに対応して出力側電極取出
し部（２ｂ）から得られるパターン出力信号（６）を、
コンパレータを通して解析し、そのロジック機能を試験
するようにしているのである。
しかし乍らこのような従来の試験方法では、入力側、出
力側各電極取出し部に対する触針によるために、個々の
ゲートアレイの内部ゲートの試験ができず、また、たと
えこれを可能なようにするとしても極めて多くの試験時
間を必要とするという不都合があった。
力側各電極取出し部に対する触針によるために、個々の
ゲートアレイの内部ゲートの試験ができず、また、たと
えこれを可能なようにするとしても極めて多くの試験時
間を必要とするという不都合があった。
この発明は従来方法のこのような欠点に鑑み、ストロボ
動作する走査型電子顕微鏡、いわゆるストロボＳＥＭを
使用して、非接触の状態でしかも短時間内にすべての内
部ゲートのロジック試験を行なうようにしたものである
。
動作する走査型電子顕微鏡、いわゆるストロボＳＥＭを
使用して、非接触の状態でしかも短時間内にすべての内
部ゲートのロジック試験を行なうようにしたものである
。
以下、この発明方法の一実施例につき、第２図（ａｌ
ｌ （ｂ）を参照して詳細に説明する。
ｌ （ｂ）を参照して詳細に説明する。
第２図（ａ） 、 （ｂ）は前記第１図（ａ） 、 （
ｂ）に対応させておシ、各図中、同一符号は同一または
相当部分を示し、また符号（４）はストロボＳＥＭの１
次電子ビームを走査する位置、（７）、および（８）は
位置（４）の走査によって得られるストロボＳＥＭの出
力ロジックパターンの例で、（７）の領域は’ ０ ’
、 （８）の領域はゝ１“のロジックレベルをあられ
している。
ｂ）に対応させておシ、各図中、同一符号は同一または
相当部分を示し、また符号（４）はストロボＳＥＭの１
次電子ビームを走査する位置、（７）、および（８）は
位置（４）の走査によって得られるストロボＳＥＭの出
力ロジックパターンの例で、（７）の領域は’ ０ ’
、 （８）の領域はゝ１“のロジックレベルをあられ
している。
この実施例方法の場合にあっては、ＬＳＩテップ（１）
のロジック試験に際して、入力側電極取出し部（２ｍ）
に対し、従来と同様にロジックパターン発生器から得た
所定のロジックパターンが多針プローブによ多入力され
ており、この状態で複数段、すなわちｎ段のゲートアレ
イ（３）の前後位置（４）を、ストロボＳＥＭの一次電
子ビームによル走責、換言すると合計２ｎ回走査する。
のロジック試験に際して、入力側電極取出し部（２ｍ）
に対し、従来と同様にロジックパターン発生器から得た
所定のロジックパターンが多針プローブによ多入力され
ており、この状態で複数段、すなわちｎ段のゲートアレ
イ（３）の前後位置（４）を、ストロボＳＥＭの一次電
子ビームによル走責、換言すると合計２ｎ回走査する。
と＼で前記ロジックパターンの入力によ如、このＬＳＩ
チップ（１）は動作状態となっておシ、各ゲートアレイ
（３）の前後位置（４）の信号線は、それぞれにロジッ
ク１０′、あるいは１１′になっている。そしてこのロ
ジック１０′、あるいは１１１は、換言すると同信号線
の各電位レベルの差であるから、ストロボ８ＥＭの１次
電子ビームの走査によシ、直ちにその２次信号として取
出すことができ、そのロジック％ □ １．あるいは１
１１に対応するところの第２図（ｂ）にみられるような
ロジックマツプが得られる。
チップ（１）は動作状態となっておシ、各ゲートアレイ
（３）の前後位置（４）の信号線は、それぞれにロジッ
ク１０′、あるいは１１′になっている。そしてこのロ
ジック１０′、あるいは１１１は、換言すると同信号線
の各電位レベルの差であるから、ストロボ８ＥＭの１次
電子ビームの走査によシ、直ちにその２次信号として取
出すことができ、そのロジック％ □ １．あるいは１
１１に対応するところの第２図（ｂ）にみられるような
ロジックマツプが得られる。
従ってこのようにして得たロジックマツプを基準用ＬＳ
Ｉのそれと比較することによシ、各ゲートアレイ（３）
の内部ゲートのロジック試験を行なうことができ、しか
もｎ段のゲートアレイ（３）に対しその前後位置（４）
での２ｎ回相当の１次電子ビームの走査によシ、すべて
の内部ゲートを試験し得るのである。
Ｉのそれと比較することによシ、各ゲートアレイ（３）
の内部ゲートのロジック試験を行なうことができ、しか
もｎ段のゲートアレイ（３）に対しその前後位置（４）
での２ｎ回相当の１次電子ビームの走査によシ、すべて
の内部ゲートを試験し得るのである。
なお、前記実施例では、ス）ｏボＳＥＭから得られるロ
ジックマツプの評価を、基準ＬＳＩのそれと比較するこ
とによシ行なうようにしているが、テストＣＡＤから出
力されるロジックマツプと比較するようにしてもよい。
ジックマツプの評価を、基準ＬＳＩのそれと比較するこ
とによシ行なうようにしているが、テストＣＡＤから出
力されるロジックマツプと比較するようにしてもよい。
また実施例にあっては、ＬＳＩチップのウェハ状態での
試験について述べたが、パッケージ内にアッセンブリさ
れたＬＳＩに関しても同様に適用できることは勿論であ
る。
試験について述べたが、パッケージ内にアッセンブリさ
れたＬＳＩに関しても同様に適用できることは勿論であ
る。
以上詳述したように、この発明方法によれば。
ゲートアレイＬＳＩのすべての内部ゲートのロジック試
験を、ストロボＳＥＭからの各ゲートアレイの前後位置
の１次電子ビームによる走査によって行なうようにした
ので、ｎ個のゲートアレイに対して２ｂ回の走査を行な
うのみで、そのすべての内部ゲートのロジック試験がで
き、極めて短時間内にしかも高精度での試験を行ない得
られる特長がある。
験を、ストロボＳＥＭからの各ゲートアレイの前後位置
の１次電子ビームによる走査によって行なうようにした
ので、ｎ個のゲートアレイに対して２ｂ回の走査を行な
うのみで、そのすべての内部ゲートのロジック試験がで
き、極めて短時間内にしかも高精度での試験を行ない得
られる特長がある。
第１図（ａ）Ｉ （ｂｌは従来例によるゲートアレイＬ
ＳＩのロジック試験方法を示すもので、同図（ａ）はゲ
ートアレイＬＳＩの平面図、同図（ｂ）はその入力、お
よび出力信号例を示す波形図であ）、また第２図（ａ）
、（ｂ）はこの発明の一実施例によるゲートアレイＬＳ
Ｉのロジック試験方法を示すもので、同図（、）はゲー
トてレイＬＳＩの平面図、同図（ｂ）はストロボＧＥＭ
によって得た内部ゲートのロジックマツプ例を示す説明
図である。 （１）・・・・ＬＳＩチップ、（２ｍ）、（２ｂ）・・
・・入方側、出力側電極取出し部、（３）・・・・ゲー
トアレイ、（４）・・・・１次電子ビーム走査位置、（
カ、（８）・・・・目シック′０τ１１１゜ 代理人 大 岩 増 雄 （７） 第１図 （ｂ）
ＳＩのロジック試験方法を示すもので、同図（ａ）はゲ
ートアレイＬＳＩの平面図、同図（ｂ）はその入力、お
よび出力信号例を示す波形図であ）、また第２図（ａ）
、（ｂ）はこの発明の一実施例によるゲートアレイＬＳ
Ｉのロジック試験方法を示すもので、同図（、）はゲー
トてレイＬＳＩの平面図、同図（ｂ）はストロボＧＥＭ
によって得た内部ゲートのロジックマツプ例を示す説明
図である。 （１）・・・・ＬＳＩチップ、（２ｍ）、（２ｂ）・・
・・入方側、出力側電極取出し部、（３）・・・・ゲー
トアレイ、（４）・・・・１次電子ビーム走査位置、（
カ、（８）・・・・目シック′０τ１１１゜ 代理人 大 岩 増 雄 （７） 第１図 （ｂ）
Claims (3)
- （１）複数段のゲートアレイを有するＬＳＩのロジック
試験において、ロジックパターンを入力させた各ゲート
アレイに対し、ストロボ動作する走査型電子顕微鏡から
の１次電子ビームを走査させて、ロジック試験を行なう
ようにしたことを特徴とする半導体装置の試験方法。 - （２）各ゲートアレイの内部ゲート動作を、同ゲートに
沿う前後位置の各１次電子ビーム走査によシロシック試
験するようにしたことを特徴とする特許請求の範囲第１
項記載の半導体装置の試験方法。 - （３）１次電子ビームの走査によって得た２次信号のロ
ジックマツプを、基準ＬＳＩ、あるいは基準ＣＡＤデー
タとの比較によシ評価してロジック試験するようにした
ことを特徴とする特許請求の範囲第１項記載の半導体装
置め試験方法。 ′
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58130015A JPS6021537A (ja) | 1983-07-15 | 1983-07-15 | 半導体装置の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58130015A JPS6021537A (ja) | 1983-07-15 | 1983-07-15 | 半導体装置の試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6021537A true JPS6021537A (ja) | 1985-02-02 |
Family
ID=15024045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58130015A Pending JPS6021537A (ja) | 1983-07-15 | 1983-07-15 | 半導体装置の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6021537A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5028187A (en) * | 1989-08-31 | 1991-07-02 | Kato Hatsujo Kaisha, Ltd. | Security fastener including integral plug body and socket body |
| US5077121A (en) * | 1988-10-27 | 1991-12-31 | Shell Oil Company | High strength high modulus polyolefin composite with improved solid state drawability |
-
1983
- 1983-07-15 JP JP58130015A patent/JPS6021537A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5077121A (en) * | 1988-10-27 | 1991-12-31 | Shell Oil Company | High strength high modulus polyolefin composite with improved solid state drawability |
| US5028187A (en) * | 1989-08-31 | 1991-07-02 | Kato Hatsujo Kaisha, Ltd. | Security fastener including integral plug body and socket body |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6714031B2 (en) | Semiconductor device for wafer examination | |
| JPH07159496A (ja) | 集積回路の検査のための装置及びその方法 | |
| Ghosh-Dastidar et al. | Adaptive techniques for improving delay fault diagnosis | |
| US5815513A (en) | Test pattern preparation system | |
| JPS6021537A (ja) | 半導体装置の試験方法 | |
| Huang et al. | Using fault model relaxation to diagnose real scan chain defects | |
| US6105156A (en) | LSI tester for use in LSI fault analysis | |
| US4555783A (en) | Method of computerized in-circuit testing of electrical components and the like with automatic spurious signal suppression | |
| Dumas et al. | Effectiveness of a variable sampling time strategy for delay fault diagnosis | |
| Henley | Logic failure analysis of CMOS VLSI using a laser probe | |
| Yamada et al. | Method of diagnosing multiple stuck‐at‐faults in combinational circuits | |
| Goh et al. | Take a closer look at electrically-enhanced LADA: setup | |
| Kim et al. | Failure analysis of sram dq fault using bist pattern | |
| JP3104739B2 (ja) | Ｌｓｉの不良解析に用いるｌｓｉテスター | |
| Thibeault | Diagnosis Method Using ΔIDDQ Probabilistic Signatures: Theory and Results | |
| Chakraborty et al. | Automatic test generation for digital electronic circuits | |
| JPH0555318A (ja) | 半導体集積回路試験方法 | |
| SU432505A1 (ru) | Устройство для контроля логических микросхем | |
| JP2000214223A (ja) | 遅延時間の測定方法 | |
| Krasniewski | Automatic Design of Exhaustively Self-Testing VLSI Circuits | |
| JPS61169025A (ja) | 半導体集積回路 | |
| JPS62137573A (ja) | 半導体集積回路の故障診断方法 | |
| JPH02118476A (ja) | 半導体集積回路装置 | |
| JPH0613445A (ja) | 大規模集積回路のウェハテスト方法 | |
| JPH0628892A (ja) | 半導体メモリｉｃ試験装置 |