JPS60214059A - キヤツシユ機構 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理システムにおけるキャッシュの動作
に関し、さらに詳しく言えば、キャッシュへの情報でロ
ックの事前取出しの技術に関する。

〔従来技術〕

データ処理システムにおいては、多くの場合、ＣＰＵの
作業記憶部と主記憶装置との間に高速緩衝記憶機構が具
備されている。この記憶機構は一般にキャッシュと呼ば
れる。こうして、主記憶装置からキャッシュへ事前に転
送されたデータおよび命令のサブセットを比較的高速に
アクセスすることができる。したがってデータ処理シス
テムの動作速度は改善される。主記憶装置とキャッシュ
との間のオペランドまたは命令の転送は、通常、ブロッ
クまたはラインと呼ばれる固定長の情報単位で行われる
。キャッシュへの転送の際のラインの選択、さらに、キ
ャッシュにおけるその場所（ただしキャッシュサブエリ
アへ事前に割り振られたクラスは除く）は個々のプログ
ラム、使用されるオペランド、およびプログラム実行中
に発生する事象に依存する。

キャッシュからの情報の検索ができるようにするために
、タグまたはラインアドレスのテーブルがキャッシュの
像であるディレクトリに保持される。キャッシュに存在
する各ラインはそのタグまたはアドレスを有し、このタ
グまたはアドレスはディレクトリの各自の位置に記憶さ
れる。いったんキャッシュが一杯になれば、新しい情報
は、古いブロックまだはラインの情報が削除されるか、
重ね書きされるときしかキャッシュに入れることはでき
ない。リプレースメント部分としてのラインの選択、お
よびキャッシュの内容変更後のディレクトリの更新には
一定の手順が必要である。

キャッシュを使用してリプレースメントの選択およびブ
イレフ）　ＩＪの更新を行う機構を提供するシステムは
、これまでにも数多（存在する。

米国特許第４３２２９７５号はＬＲＵ　（ｌｅａｓｔ　
−ｒｅｃｅｎｔｌｙ−ｕｓｅｄ　）手法を用いて、キャ
ッシュミスが生じたときに主メモリから取り出されたデ
ータを記憶する場所（キャッシュ内の場所）を選択する
だめのキャッシュメモリ構成について記載するものであ
る。複数のキャッシュを有する多重プロセッサシステム
の動作を改善するために、キャッシュ内で使用可能なデ
ータのタグアドレスビットを記憶するディレクトリが、
各々のキャッシュに対し重複して設けられている。重複
した（２つの）ディレクトリは同じ内容、すなわち、現
にキャッシュに存するデータ（オペランド、命令）のタ
グ、を有する。一方のディレクトリは要求されたデータ
の検索用として普通に使用される。もう一方のディレク
トリはたとえばＣＰＵ　Ａに関連するキャッシュ内に記
憶されたデータのアドレスと、主メモリにおいてＣＰＵ
　Ｂにより変更されたデータのアドレスと、の比較に使
用される。キャッシュに記憶されたＣＰＵ　Ａのデータ
は、それらが主メモリにおいて他のＣＰＵによって変更
されたときに無効化される。重複ディレクトリは以上の
ようなプロセスのだめの手段である。

米国特許第４３３２０１０号は複数のクラスに細分され
たディレクトリを用いるキャッシュシステムについて記
載するものである。使用されるアドレスにおいては変換
可能な部分と変換不可能な部分とで部分的な重なりがあ
り、しかも、それはデータがキャッシュのどこに実際に
記憶されているかに依存するので、アクセスが試行され
たときに成る特定のクラスにミスが生じることもあれば
基本ヒツトが生じることもある（さらには、他のクラス
でシノニムヒツトが生じることもある）。

この特許は、基本ヒラｋが生じないときにシノニムヒツ
トを直ちに使用できるようディレクトりの全クラスを同
時にアドレス指定し探索することによって、シノニムヒ
ツトだけが生じたときに要する時間のロスの問題を解決
するものである。

米国特許第１１６８５４１号はセットアソシアティブキ
ャッシュのためのリプレースメントシステムについて記
載するものである。セットアソシアティブキャッシュと
は共通のアドレスビットを有するデータのクラスに各々
関連するセットに細分されたキャッシュである。このシ
ステムはエージビット（ａｇｅｂｉｔ）を用して１セツ
トのＬＲＵブロックを決定する。ブロックが参照される
たびごとに、エージピットが更新される。現にキャッシ
ュメモリに在るデータワードのアドレスビット部分を表
わすタグを記憶するために、ディレクトリ（タグバッフ
ァ）が具備されている。したがってこの特許はディレク
トリおよびエージピットの更新に関する詳細を示すもの
である。

米国特許筒４１８９７７０号はオペランド取出しのだめ
のキャッシュバイパス制御について記載するものである
。このシステムでは、キャッシュミスが生じたため主記
憶装置からラインを取り出さなければならないときは、
取り出されたラインのその部分（オペランド）、すなわ
ち、要求された今すぐに必要なもの、はキャッシュバイ
パスを介して直接的に１−ユニットへ転送される。こう
すればライン全体がキャッシュに転送されるまで待たな
くてもよいのでその分だけ時間が節約できる。したがっ
てシステムの動作が速（なり効率は改善される。

米国特許第４１９５３４３号は数段で構成されたキャッ
シュのためのリプレースメント手順について記載するも
のである。この特許では、新しいデータがキャッシュへ
置かれたときにリプレースタンドが生じるように場所が
選択される。この場所の選択はラウントロピン（総当た
り）手法で行われる。

〔発明が解決しようとする問題点９ 以上に示した従来例はいずれもその目的のためには良好
に働くが、キャッシュミスを減少させるシステムとして
未だ十分なものとは言えない。

したがって本発明の目的はキャッシュミスを大幅に減少
させるために効率の良い事前取出しく主記憶装置からキ
ャッシュへの）を行うキャッシュ機構を提供することに
ある。

〔問題点を解決するだめの手段〕

本発明の実施例では、上記の問題は、主に、通常のブイ
レフ）　ｌ）の他に２次的なディレクトリ（以下、影デ
ィレクトリともいう）を設けることによって解決される
。この２次ディレクトリは、前のラインアクセスの間に
得られた親識別子と、後のラインアクセスの間に得られ
た関連する子アドレスと、かう成る親−子ペアを記憶し
、この記憶された親識別子が再び見出されたときは、関
連する子アドレスで指定されるラインが事前に取出され
る。

以上のように本発明に基づくキャッシュ機構はキャッシ
ュミスの発生確率を減少させるだめに予測的な取出しを
行うもの、すなわち、未だ要求されていない情報のキャ
ッシュへの事前取出しを行うものである。

〔実施例〕

（Ａ）本発明の基本的な概念 本発明はデータ処理システムにおいて情報ブロック（以
下ラインという）を主記憶装置からキャッシュへ効率良
く事前に取り出すための技術を提供するものである。本
発明によればキャッシュミスの数は大幅に減ぜられる。

第１図は本発明の詳細な説明するだめの図である。キャ
ッシュに対してディレクトリ１１が普通に設けられてい
る。ディレクトリ１１はキャッシュに現に存在するライ
ン（命令、データ、オペランド）のアドレスを保持する
。この標準的なディレクトリを１実デイレクトリ騨と呼
ぶ。実ディレクトリにより、所望のラインが既にキャッ
シュに存在するかどうか、存在するならその場所はどこ
か、ということを判断することができる。

本発明に従って、付加的な２段ディレクトリ（１３，１
５）が設けられる。この２段デイレクトりは”影ディレ
クトリシまたは単に詩影鉗という。

影ディレクトリは、第１段（１ろ）で、キャッシュに現
に存在するまたは最近まで存在したラインのアドレス（
Ｐ、　Ｐ’、Ｐ”）を保持する。第１段の各エントリに
対して、第２段（１５）に対応するエントリが存在する
。紀２段は第１段の個々のアドレスの後に続いてアクセ
スされたアドレスをそれぞれ保持する。

換言すれば、成るアクセスサイクルでアドレスＰに対し
て記憶アクセスがなされ、かつ、後のサイクルでアドレ
スＱに対してアクセスがなされたとき、第１段のエント
リがＰを保持し第２段のエン）　ＩＪ　Ｑを保持するの
である。ここで言う後の”サイクルは直後のアクセスサ
イクルの場合もあれば、キャッシュミスおよび主記憶装
置の取出しを伴う後のアクセスサイクル、または、キャ
ッシュとそのディレクトリの使用／エージ標識の変更を
伴う後のアクセスサイクルである場合もある。

記憶アクセスのシーケンスは成る確率を持って繰り返さ
れる。アドレスＰへのアクセスが再び行われた場合、第
１図の構成によれば影ディレクトリの第２段からアドレ
スＱ’＆入手し対応するラインをキャッシュへ事前に取
り出すことができる。

ただしこのときＱが実際にＰに続くかどうかは未だ判ら
ない（以前はそうであった）。このような事前取出し機
構によれば、要求されたときにラインが既にキャッシュ
に存在する確率は実質的に増加する。すなわち、遅延の
原因となるキャッシュミスの数は大幅に減ぜられる。

影ディレクトリは、効率を考慮して、実ディレクトリよ
りもかなり大きめのサイズにして：１６＜。

何故なら影ディレクトリは、第１段で、キャッシュに実
際に存在するラインのアドレスだけでなく既に置き換わ
ったラインのアドレス（しかしこれは最近に使用された
ので成る確率を持って間もなく再度使用される）も保持
しなければならフヨいからである。適用方法にもよるが
、影ディレクトすの第１段のエントリ数は実ディレクト
リの２倍（場合によっては８倍）である。

他に、影ディレクトリの内容のだめの更新手順が必要で
ある。影ディレクトリの第１段における新しいエントリ
の追加と古いエントリの削除は実ディレクトリと同様に
して行われる：エージタグ（Ｍ　ＲＵ　−Ｌ　ＲＵ標識
）が各エントリに対して保持され、新しいアドレスＰが
実ディレクトリ１１に入ったためにそれが第１段１６に
入るときは、新しいアドレスＰは最古のエントリ（ＰＮ
　Ｐ’、またはＰ“）と入れ換わる。この入換えを行う
だめのＭＲＵ−ＬＲＵ標識の使用およびその手順は周知
の技術であるので、詳述しない。

第２段のエン）　ＩＪ　Ｑの更新は実際のアドレスシー
ケンスの結果として行われる：成るアクセスサイクルで
Ｐが第１段１６に新たに加えられると、その後、Ｑが第
２段１５の対応する場所に加えられる。後でＰが再び使
用されるときに、Ｑが再びＰに続くかどうかが検査され
る。確認ピッ）ＣＦは、この検査の結果を示すように第
１段１３の各エントリに設けられる。最終的には、最近
にＰに続いた（したがって記憶アクセスの最近の履歴を
表わし、事前取出しのだめのより適当な）別のアドレス
ＲがＱと入れ換わる。

要するに、事前取出し機構には、通常のキャッシュブイ
レフ１．９の他に２段式の影ティレクトリが具備され、
各記憶アクセスサイクルは下記のオペレーションを含む
ように改められる。

（ａ）　所与の現アドレスでキャッシュをアクセスする
。ラインがないときは、それを主記憶装置から取り出し
て対応するアドレスを入れることによって実ディレクト
リを更新する。ＭＲＵ−ＬＲＵ標識を更新する。（これ
は通常のアクセス手順である〕。

記憶アクセスの適切なサブセットで下記の動作が行われ
る。適切なサブセットはアクセスをことごとく含む必要
はない。事前取出し機構はＭＲＵ−ＬＲＵ標識またはキ
ャッシュの内容を変更するようなアクセスの場合にのみ
呼び出される。

（ｂ）　第１段の現アドレスＰに対してＩ正当な訂ペア
Ｐ−Ｑが使用可能かどうかをみるために影ディレクトリ
を検査する。Ｑで与えられるラインをキャッシュへ取り
出す（もしそれが既にそこにないときは）。実ディレク
トリを更新する。

（ｃ）影ティレクトリの内容を更新する：（Ｃ１）現ア
ドレスがなかったときは、それを第１段（Ｐ）に入れ、
　第２段ｒＱ）は空けたままにする。

（Ｃ２）以前に使用されたアドレス（Ｐ・）の下で　□
現アドレスを一定の条件で第２段（Ｑｏ）に入れる。

（Ｃ６）以前に事前取出しされたライン（Ｑ”）が使用
されなかった（ＣＦビットをゼロにリセットすることに
よって）ときは、影ディレクトリのペア（Ｐ・−Ｑ”）
を無効化する。

影デイレク）　ＩＪおよび以上示した手順についての詳
細は次節で説明する。

本発明に基づ（事前取出し機構は、キャッシュが実際に
使用可能な太きさよりもずっと太きいものとして具備さ
れたと同じ効果を有する。何故なら従来に比べてキャッ
シュミスの発生率がずっと小さいからである。すなわち
、キャッシュをフルサイズの記憶場所数で拡張（たとえ
ば各ラインが１２８バイトヲ有する）しなくても、ずっ
と小規模のエントリ（たとえば各アドレスベアに対して
６バイト）ですむ付加的なブイレフ）　ｌ）がありさえ
すればよいからである。

（Ｂ）　用語の定義 本節では説明を簡単にするために使用される用語の定義
をする。

・ライン・は情報の１ブロツクである。この情報、すな
わち、命令またはオペランド（データ）は連続的な記憶
場所に記憶され、１エンテイテイとしてたとえば主記憶
装置とキャッシュとの間で転送される。

”アクセスサイクル”または”サイクル”は、アドレス
が与えられたときに記憶装置の１ラインをアクセスする
のに必要なオペレーションのシーケンスである。たとえ
ば、記憶装置で初めに１つの命令がアクセスされ次に２
つのオペランドがアクセスされるときは、６つの連続的
なアクセスサイクルが存在する。

材エージタグ雪は記憶装置の１エントリ（ディレクトリ
のアドレス）に対して割り当てられたビットグループで
あって、エントリの所与のグループにおいて個々のエン
トリがＭ　ＲＵ　（ｍｏｓｔｒｅｃｅｎｔｌｙ　ｕｓｅ
ｄ）　であったか、Ｌ　ＲＵ　（１ｅａｓｔｒｅｃｅｎ
ｔｌｙ　ｕｓｅｄ）であったか、またはＭ　ＲＵエント
リとＬＲＵエントリとの間のどの使用世代であったのか
を示すものである。

■コングルエンスフラスＩは共通の指標部を有するライ
ンのサブ−ヒツトである。すなわち、コングルエンスフ
ラスの全てのラインは最後のｎビットが同一であるアド
レスを有する。

さて、６つのアドレスＲ，ＳおよびＴのシーケンスで、
中間のＳが現に使用されているとしよう。

そのようなろ連のアドレスの場合、これらを以下のよう
に命名する（　ＶＬＡ−仮想ラインアドレス）。

Ｒ−前アドレス−旧ＶＬＡ Ｓ−現アドレス−ＶＬＡ Ｔ＝次アドレス−新ＶＬＡ このシーケンスでは、２つの連続的なアドレスＰおよび
Ｑが１ベアを構成する。これを以下のように命名する。

Ｐ−親（アドレス）−ＰＡＲ−Ａ Ｑ−子（アドレス）＝ＤＳＣ−Ａ 上記のろ連アドレスＲ，Ｓ、およびＴかられかるように
、現アドレスは異なる機能で２つのペアに含まれている
。ペアＲ＝　Ｓでは、Ｒが親でＳが子である。ペアＳ−
Ｔでは、Ｓが親でＴが子である。影テイレクトリを更新
する際、この違いは重要である。何故ならこの更新は回
顧的な極面と将来的な極面を有するからである。

親アドレスであることを明らかにするために、別のアド
レスの一部分との組合せである。１親識別子ｌを一定の
状況で使用してもよい。これについては第２部で説明す
る。

（Ｃ）　キャッシュおよびディレクトリの構成本節では
キャッシュとそのディレクトリがどのように構成されて
いるかについて説明する。もちろん、これから説明する
構成は本発明の実施例を記述するための単なる１例であ
り、本発明は他の構成でも機能することができる。

（Ｃ１）キャッシュおよび実ディレクトリデータ処理シ
ステムに接続されたキャッシュおよびディレクトリの基
本的な動作は周知であるから説明を省略する。

第２Ａ図はギャツンユの構成を示す図である。

キャッシュは多数のライン（データまたは命令）のため
記憶空間を有する。この例ではラインの数は６２個であ
る。各ラインの容量は１２８バイトである。図かられか
るように、このキャッシュは８行×４列のラインで構成
される（１行につき４個のライン）。各行には１つのコ
ングルエンスフラスが割り振られている（たとえばその
行の全ラインに対して、仮想アドレスすなわち主記憶装
置アドレスは最後の６ビツトが共通である）。たとえば
、行２０４個のラインの空間はアドレスの最後のところ
が全て、、、、　０１０であるようなラインが割り当て
られ、行７０４個のラインの空間はアドレスの最後のと
ころが全て、、、、１１１であるようなラインが割り当
てられる。こうすればハツンング機構がな（でもある程
度のランダムな分布が　・実現できる（したがってキャ
ッシュ空間を一様に利用することができる）。同時に、
連続的なアドレスを有する項目が別の行に記憶される。

ラインの数、キャッシュの容量は、もちろん、これに限
定されるものではない。

キャッシュのだめの通常のティレフトす（ここでは実デ
ィレクトリと呼んでいる）は第２Ｂ図かられかるように
キャッシュと全く同じ構造である。

キャッシュの各ラインに対して、実ディレクトリには対
応するアドレスエントリのセル２１が存在する。しかし
ながら、１つのアドレスのだめの各セルの容量はわずか
２４ビツトである（これに対し対応するラインの容量は
１２８バイトである）。

キャッシュから１個のラインを検索する場合、初めにそ
のアドレスを利用してコングルエンスフラス（すなわち
キャッシュにおいて割り当てられた行）を判断する。次
に実ディレクトリの対応する行の４つのエントリが所与
のラインアドレスと比較される。これが一致すれば、そ
のブイレフ）　ＩＪにおいて突き合わされたアドレスの
場所は、キャノンユ内でそのラインがどこに記憶されて
いるかを示し、したがってそれをアクセスすることがで
きる。

ディレクトリにおいては各エントリに対して１つのエー
ジタグが保持されるが、このエージタグは各行すなわち
コングルエンスフラスとは関係がない。したがって２ビ
ツトタグで１行のどのエントリがＭＲＵであったかＬＲ
Ｕであったかなどを示すことができる。アドレスおよび
それに対応するキャッシュ中のエントリがアクセスされ
ると、それはＭＲＵエージタグの値を獲得し、他のアド
レスのタグ値はそのことを示すように更新される。

新しいラインをキャッシュに入れるときは、対応するコ
ングルエンスフラス（行）のＬＲＵアドレスエントリが
見出されて、これにより新しいラインおよびそのアドレ
スをキャッシュおよびディレクトリのどこにそれぞれ記
憶するかが判断される。

ＬＲＵリプレースメント手順は周知であるから、これ以
上の説明は省略する。

（Ｃ２）　影ディレクトリ 第２Ａ図および第２Ｂ図のキャッシュおよび実ディレク
トリは標準的なものであるのに対し１１本発明に基づい
て加えられる影ディレクトリ（第６図）はこれまでのも
のと同様な構造を有するが実ディレクトリよりもずっと
太きい。

本実施例では影ディレクトリも同じ（８行構成（すなわ
ちコングルエンスフラスによって組織される）であるが
、１行の有するエントリセル２５の数は実ディレクトリ
よりも多く、たとえば、８個である。したがって、この
例では影ディレクトリ２３は、実ディレクトリ１１のエ
ントリセルの数が６２個（キャッシュのラインの数も６
２個である）。であるのに対し、その数は６４個である
。

影ディレクトリ２３の各エントリセル（第４図に１つの
エントリセルを示す）はたとえば４９ビツトの容量を有
しこれにより、２４ビツトの第１段エントリ２７（アド
レスＰ）、２４ビツトの第２段エントリ２９（アドレス
Ｑ）、および確認ピッ）３１（ＣＦ）を収容する。この
構成は第１図のどころで説明した原理に対応する。１つ
の記憶ブロックに第１段のエントリ、別の１つの記憶ブ
ロックに第２段のエントリをそれぞれ入れて両者のエン
トリ数が同じになるように影ディレクトリを構成するこ
ともできる。本実施例では第６図および第４図に示すよ
うに、１つのブロックの各エントリが、第１段および第
２段のアドレスを構成する１つのアドレスベアを収容す
る。

第３節で定義した用語を参照すれば、影ディレクトリ２
３の各エントリセル２５は第１段エントリ２７（アドレ
スＰ）に親アドレスＰＡＲ−Ａを保持し、第２段エント
リ２９（アドレスＱ）に子アドレスＤＳＣ−ｊｌ−保持
することができる。確認ピッ）ＣＦはそのベアＰ−Ｑが
事前取出しの有効なベアであるかどうかを示す。ＣＦ＝
１のときは、記憶されているベアＰ−Ｑは正当なベアで
ある。ＣＦ＝００ときは、記憶されているベアを使用す
べきではない。すなわち、一方の位置または他方の位置
（ＰまたはＱ）にはアドレスが記憶されていない。

実ディレクトリの場合と同様、影ディレクトリにおいて
も各セルに対して１つのエージタグが保持される。各行
において１つのＭＲＵエントリ、１つのＬＲＵエントリ
、およびその中間の値を有する他のエントリが存在する
ように、これらのエージタグは行（すなわちコングルエ
ンスフラス）で分類される。したがって各コングルエン
スフラスの８つのエントリに対して６ビツトのエージタ
グで十分である。事前取出しのために第２段エントリを
獲得する目的で第１段エントリを参照するか、または、
新しい第１段エントリを入れるときは、それはＭＲＵエ
ン）　ＩＪにされる。その行の他の第１段エントリのエ
ージタグは更新される。新しいエントリのために空間が
必要なときは、ＬＲＵエントリは重ね書きされる（その
ＣＦビットをゼロにリセットする）。

影ディレクトリの第１段および第２段エントリの挿入お
よび削除ならびにＣＦビットの更新については後で説明
する。

（Ｃろ）事前取出し確認バッファ 事前取出し機構を実現するにあたって、影テイレクトリ
の更新手順を支援するだめの補足的なユニットを設けて
もよい。この補足的なユニットは第５図に示す事前取出
し確認バッファ（ＰＣＢ）６ろである。ＰＣＢ３３は事
前取出しされるアドレス用のフィールド６５、親アドレ
ス用のフィールド６７、および使用標識ビン）　（ＵＢ
　）用のビットフィールド３９を含む少なくとも１つの
バッファレジスフから成る。１つのラインがキャッシュ
へ事前に取り出されるときは、そのアドレスＱとその親
であるアドレスＰ（これらのアドレスは影ディレクトリ
の第２段および第１段エントリからそれぞれ得られる）
がフィールド６５および６７にそれぞれ記憶される。そ
の後、事前取出しされたアドレスが本当に使用されたと
判断されると、ビットＵＢは１にセットされる。

ＰＣＢ３３のレジスタは１個（レジスタＡ）と言わず、
２個（レジスタＡおよびＢ）、４個（Ａ。

Ｂ、Ｃ，およびＤ）、またはもつとたくさんでもよい。

このようなＰＣＢの拡張については後で説明する。ＰＣ
Ｂが複数のレジスタを有する場合は、その各々のレジス
タに対して１つのエージタグが保持され、これにより、
ＭＲＵ、ＬＲＵ等のエントリの判別ができる。

（Ｄ）　事前取出しおよび影ディレクトリの更新を含む
記憶アクセス手順の詳細 第６図（すなわち第６Ａ図ないし第６Ｃ図）は影デイレ
ク）　ＩＪおよび事前取出し機構を用いた記憶アクセス
手順の流れ図である。この手順の原理的な動作は第Ａ節
のところで既に説明した。すなわち、（ａ）現アドレス
でキャッシュをアクセスし、ラインを取り出しく必要な
らば）、実ディレクトリを更新する；（ｂ）正当な子ア
ドレスであるかどうかを検査し、それを事前に取り出す
（もしそれがキャッシュにないときは）　；　（ｃ）新
しい子アドレスを入れ、さらに、正当な子アドレスを有
効化することによって影ディレクトリを更新し、不当な
子アドレスを無効化する、ことである。

（１）次アドレスを獲得し、キャッシュをアクセスし、
実テイレクトりを更新するニ ステップ２０１で記憶アクセスザイクルを始めるために
、システムは次ラインアドレスを入手し、それを現アド
レスにセットする（ＶＬＡ−新ＶＬＡ）。これはそのサ
イクル中はＶＬＡとして通用する。ステップ２０３でア
ドレスＶＬＡを有するラインが既にキャッシュに存在す
るかどうかを判断するだめの探索が行われる。このため
、実ディレクトリにおいてＶＬＡに関連する行すなわち
コングルエンスフラス゛の全エントリがＶＬＡと比較さ
れる。これでヒツトが生じたときは、既にＭＲＵでない
限りはステップ２０５で対応するエントリｊ：ＭＲｕと
してマークされ、キャッシュのラインをアクセスできる
ようにその位置コードがシステムに与えられる。上記の
比較でミスが生じたときはステップ２０７が実行される
ニアドレスＶＬＡを有するラインが主記憶装置から取り
出され、それがプロセッサに転送され、さらに、実デイ
レク）　ＩＪの対応する行のＬＲＵエントリで与えられ
るキャッシュの場所に記憶される。そうしてＶＬＡはＭ
ＲＵとして実ディレクトリに入れられてＬＲＵエントリ
と入れ換わる。

（１１）事前取出し手順での一定のケースの除去法の２
つのステップにおいて一定の条件（すなわち、この場合
は事前取出しおよび影ディレクトリの更新が行われない
）の下で記憶アクセスサイクルが終了する。ステップ２
０９でＭＲＵの変更を生じるキャッシュアクセスがあっ
たかどうかが判断される（新しいエントリがディレクト
リに置かれるか、またはＭＲＵでなかった古いエントリ
が使用されたときＭＲＵの変更が生じる；ステップ２０
９では、検査されるラッチのセットにＭ’ＲＵの変更条
件を使用することができる）。ＭＲＵの変更がなかった
ときは、前のアクセスサイクルで各アドレスＶＬＡに対
し事前取出しオペレーションおよび影ディレクトリの更
新が行われたと推定できる。したがってステップ２１１
以降ステツプ２５５までを省略してそのサイクルの終り
に進むことができる。実際にＭＲＵの変更があったとき
は、全てのステップが実行される。

ステップ２１１でキャッシュへの現アクセスが命令のだ
めのものであるかデータ（オペランド）のだめのもので
あるかが判断される。事前取出しおよび影ディレクトリ
の更新の手順は命令アクセスサイクルに限定してもよい
。これについては後で説明する。

簡単のため、命令の場合の事前取出しを説明する。これ
はステップ２１１で調べられる。アクセスがデータのだ
めのものであったときは、ステップ２１１の後、そのサ
イクルは終了する。

（ｉｉｉ）　Ｐ　ＣＢの更新（ＵＢビットのセット）ス
テップ２１３でＰＣＢ３３の事前取出しアドレスフィー
ルド（６５）にＶＬＡが存在するかどうかの検査が行わ
れる。ＶＬＡがそこに存在すれば、ステップ２１５でＵ
Ｂピッ）　（３９）　が１にセットされ、これにより以
前に事前取出しされたラインが実際に使用されたこと（
すなわちその事前取出しが正しい選択であったこと）を
示す。これに対し、事前取出しされたラインが実際に使
用されないときは、ＰＣＢの各エントリのＵＢビットは
ゼロのままである。ＵＢビット　Ｉセロ１″はその事前
取出しが実際には失敗であったこと、およびその事前取
出しで発生する親子ペアを無効化すべきであること、を
示す（これはステップ２６３からステップ２４ろで行わ
れる）。

（ＩＶ）　影ディレクトリの更新（新しいエントリの登
録）、事前取出しの準備、および実際の事前取出し 前に説明したように、実ディレクトリに入れもれる各ア
ドレスは影ディレクトリにも入れられる。

このため、各サイクルで、現アドレスＶＬＡが既に影デ
ィレクトリに存在するかどうかが判断される（ステップ
２１７）。影ディレクトリ２３の行（コングルエンスフ
ラス）の全ての第１段エントリ（第１図では１３、第４
図では２７）はＶＬＡと比較される。ＶＬＡが見出され
ないときは、行のＬＲＵエントリ（最古のアドレス）が
決定され、ＶＬＡをそのセルに入れてエントリＭＲＵを
生成する（ステップ２１９）。新しい第１段エントリの
ために第２段エントリが無効化されるので、そのセルの
確認ビン）　ＣＦ　（３１）　はゼロにリセットされる
。したがって事前取出しペアの新しい親は影ディレクト
リに記憶され、その子はそれが実際に既知となったとき
に後のサイクルで第２段エントリとして入れることがで
きる（ステップ２５５）。

子となりそうなものが判らないので事前取出しはできず
、後のステップはステップ２４７まで全て省略される。

ステン７−２１７でＶＬＡが影ティレクトリにおいて第
１段エントリ（親）として見出されれば、ステップ２２
１で確認ビットＣＦがオン（１）がどうかの検査が行わ
れる。ＣＦがゼロのときは、第２段エントリ（子）が無
効化され、事前取出しはできず、ステップ２４７までの
ステップは全て省略される。

ステップ２２１でＣＦ＝１のときは、第２段エントリ（
子）の選択は正しくフィールド２９０子アドレスで事前
取出しを試行することができる（ステップ２２６）。

ステップ２２５で、子アドレス（第２段アドレス）を有
するラインが既にキャッシュに存在するかどうかの判断
が行われる。このため、実ディレクトリが調べられる（
通常のキャッシュアクセスの場合のステップ２［１６の
ように）。実ディレクトリで子アドレスが見出されれば
、事前取出しは必要ではなくステップ２４７までの後の
全てのステップは省略できる。

子アドレスが実ディレクトリにないときは、ステップ２
２９でそのラインがキャッシュに取り出され、子アドレ
スを入れることによって（ＬＲＵエントリの入換）実デ
ィレクトリが更新される。

前の既知のアドレスシーケンスから言って使用されるこ
とが予想されるため（後で使用されないこともあるがそ
の確率は小さい）新しいラインがキャッシュに取り出さ
れるのである。

（Ｖ）ＰＣＢの更新（最古の二ン）　ＩＪの検討、新し
いエントリの登録）および影ディレクトリの更新（確認
ビットのリセット）： この段階で、ＰＣＢを評価することができる。

ステップ２６１で最古のエントリ（単一レジスタ式ＰＣ
Ｂの場合は単一のエントリ、多重レジスフ式ＰＣＢの場
合はＬＲＵエントリ）が決定され、ステップ２３３でそ
のエントリのＵＢビットがオンであるかどうかが判断さ
れる。ＵＢビットがオン（１）のときは、対応する事前
取出しされたラインが実際に使用されたことになる。し
たがってこの最古のＰＣＢエントリに記憶され、かつ、
影ディレクトリにおいて有効なペアとして存在する事前
取出しペア（親−子ペア）は正当なペアであり影ディレ
クトリにおいて有効のまま存続することができる。新し
いエントリで重ね書きすることによってＰ、ＣＢにお℃
・てそれを取消すことができる。

最古のＰＣＢエントりのＵＢビットがゼロのときは、事
前取出しされたラインは使用されなかったのであるから
、ＰＣＢおよび影ディレクトリのこのペア（親−子）は
正当なものではな（、シたがって無効化しなければなら
ない。そこでステップ２３７において、ＰＣＢエントリ
のフィールド３７からそのペアの親が取得され、影デイ
ンクトリの全てのセルの第１段エントリでそれが探索さ
れる。ステップ２ろ９で、この正しくない親アドレスが
その間に影ディレクトリから削除されていたと判断され
れば、それは無効化する必要はな（、ステップ２４５で
そのＰＣＢエントリを重ね書きすることができる。

しかしながら正当でない親アドレスが影ディレクトリの
セルでみつかれば、ステップ２４ろで確認ビット３１を
ゼロにリセットすることによって、このエントリは無効
化される。その後、そのＰＣＢエントリを重ね書きする
ことができる。

当サイクルで事前取出しが実際に行われていたときは（
ステップ２２９）、ステップ２４５で新しいエントリを
ＰＣＢに登録することができる。

この新しいエントリは単一のエントリ（単一レジスタ式
ＰＣＢのとき）または最古のエントリ（多重レジスフ式
ＰＣＢのとき）と入れ換わる。このような単一のエント
リまたは最古のエントリはその前のステップ２２１から
ステップ２４６で既に評価されている。新し℃・エント
リはステップ２２９で使用された事前取出しアドレスと
、当サイクルの実際の現アドレスＶＬＡである親アドレ
スと、を有する。そのＵＢビットはゼロにリセットされ
、事前取出しされたラインが実際に使用された場合にの
み、１にセットされる。

（ｖｌ）影デイレク）　ＩＪの最終的な更新（確認ビッ
トのセット、第２段エントリへの子の登録）：この段階
で、影ディレクトリの遡及的な更新が行われる。レジス
タに記憶された前アドレス（旧ＶＬＡ：前の事前取出し
サイクルで現アドレスＶＬＡだったアドレス）が影ディ
レクトリの全セルの第１段エントリで探索される（ステ
ップ２４７）。

これは、新アドレスが既に正当な子アドレスを有するか
どうかを検査するために行われる（影ティレクトリにお
いて新しい子アドレスとしての現アドレスＶＬＡを与え
るために行われる）。

以下、所与の親アドレスのために子アドレスをいつ変更
するかを決定する機構について説明する。

この機構は確認ビットＣＦを調べて、その親−子アドレ
スペアが正当なアドレスペア（これは事前取出しを成功
させるものであるから変更すべきではない）であるかど
うか、またはそれが不肖なアドレスペア（これは事前取
出しを失敗させるかもしれないのでその現アドレスのた
めの新し℃・子アドレスが試されるべきである）である
かどうかを判断する。この更新の方針を達成する方法は
幾つか考えられるが、上記の機構はそのうちの１つであ
る。この機構は良好な更新手法である。本節の最後には
他の更新機構も示しておく。

前述のように、影ディレクトリで旧ＶＬＡが親として記
憶されているかどうかに関する探索が行われる。旧ＶＬ
Ａが影ディレクトリの第１段エントリでみつかったなら
、ステップ２４９で確認ピッ）ＣＦ３１が１かどうかの
検査が行われる。ＣＦ＝１ならば、そのペア（旧ＶＬＡ
が親）は有効であり変更されない（第２段エントリの子
は現アドレスＶＬＡであることも、そうでないこともあ
る）。ＣＦ＝Ｏならば、そのペア（旧ＶＬＡが親）は無
効である（それは既に取出しミスを生じている、すなわ
ち、直前のサイクルでその親が新たに登録されている）
。この場合、ステソゲ２５１で、現アドレスＶＬＡが第
２段に子として既に記憶されているかどうかの検査が行
われる。現アドレスＶＬＡがまだ記憶されていないとき
は、それはステップ２５３で第２段エン）　ＩＪに登録
されるが、その確認ピッ）ＣＦはゼロにセットされるの
で、それはもう事前取出しには使用されない。現アドレ
スＶＬＡが影ディレクトリで既に旧ＶＬＡへの子として
記憶されているときは、それは旧ＶＬＡＯ後の第２の発
生であるから、そのペアを事前取出し用として有効にす
るためにその確認ピットＣＦが１にセットされる。

ステップ２４９かもステップ２５５で影ティレクトリが
最終的に更新されれば、そのアクセスザイクルは終了す
る。最後のステップ２５７で現アドレスＶＬＡは旧ＶＬ
Ａレジスタに置かれ、それそのものはステップ２０１か
ら始まる次の記憶アクセスサイクルで使用される。

（Ｖの　更新機構の他の実施例 以下、影ディレクトリの更新および確認ビットのセント
のために用いられる機構の他の実施例について説明する
。これは下記のステソゲを含む。

（ａ）１回目のエントリの選択的な事前取出し：影ディ
レクトリに登録される全ての新エンドす（第１段）のた
めにＣＦビットを１にセットする（正当なエントリ几こ
れにより、全ての新しいエントリは、第１段エントリが
参照されるとすぐに事前取出しを開始することができる
。事前取出しがなされたが使用されないときはＣＦビッ
トをゼロにセットする（正当でないエントリ）。新しい
親−子アドレスペアは前述と同じやり方で無効化するこ
とができる。

（ｂ）　全てのエントリの事前取出し：現アドレスが参
照されるときは常に子アドレスを事前取出しする。子ア
ドレスが事前取出しされ使用されなかったことを示すた
めにＣＦビットをセットする。これにより、新しい子ア
ドレスを、第１段の親アドレスのために、影ディレクト
リに登録することができる。

以−ヒが更新手法の他の実施例である。

（Ｅ）　多重エントリ式事前取出し確認バッファ（ＰＣ
Ｂ）の効果： 第Ｃ節（Ｃ１）で説明したように、ＰＣＢは単一エント
リバッファまたは多重エントリバッファとすることがで
きる。単一エントリＰＣＢの場合、１回の事前取出しの
エン）　リは削除される。すなわち、それは、次の事前
取出しが生じたときは既に重ね書きされている。事前取
出しされたラインがその間に使用されなかったときは、
そのペアは、１回の取出しミスの後、既に影ディレクト
リにおいて無効化されている。

多重エンド！Ｊ　Ｐ　ＣＢの場合、後続の複数回の事前
取出しの間、各エントリは存続する。したがって各親−
子ペアは・生き残る・チャンスを有゛する。

すなわち、各親−子ペアは１回の取出しミスの後でも影
ディレクトリにおいて有効なまま存在するチャンスを有
する。というのはそれは直ぐには無効化されないからで
ある。同じペアのために正しい事前取出しが続いて行わ
れたときは、ＵＢビットを１にセットすることによって
そのＰＣＢエントリが確認される。したがって無効化オ
ペレーションは行われない。このように多重エントリＰ
ＣＢによれば、影テイレクトリでのアドレスペアの変更
（その方法は、第６Ｃ図のステップ２５１からステップ
２５５に示す特定の無効化および後のアドレス入換オペ
レーションと同様である）の回数を少なくできるので、
その動作を円滑にすることができる。

（Ｆ）　親の一般化 以上に説明した実施例では、影デイレク）　ＩＪに記憶
され事前取出しに使用される親−子ペアは、プロセッサ
でアクセスされる情報ブロックのアドレスを、親および
子として有する。事前取出し機構が、命令を得るために
行われる記憶アクセスに限定される場合、以上の実施例
は好適である。

ところで、事前取出しが命令アクセスおよびデータ（オ
ペランド）アクセスの両方のために行われるような一般
的な場合は、単なる情報ブロックアドレスの代わりに特
別に導出された”組識別子”を親ＰＡＲ−Ａとして利用
すれば、オペランドアクセスのサブセラ）Ｋとっては、
さらに効率が良くなる。（命令アクセスの場合は、これ
まで説明したように、親は常に各自の情報ブロック７、
　トレスである）。

現に実行された命令がオペランドのアクセスを要求した
場合、ｎ組識別子ｎは以下のようにして得られる。直前
のオペランドブロックアドレスの下位ビットと直前の命
令ブロックアドレスの下位ビットとを連結して混成親識
別子を形成する。この新たな組識別子の組み合わされた
長さは、もとの命令アドレスまだはオペランドアドレス
の長さに等しい。

影ディレクトリの第１段の表引きが遂行されるときは、
影ディレクトリのエントリが行われるのと同じ方法で現
命令ブロックアドレスおよび現オペランドブロックアド
レスから探索親識別子が必ず構成される。

１つのオペランドが、異なる第２のオペランドを有する
異なる命令によって使用される場合もある。たとえば命
令Ｘに対してオペランドのベアがＡとＢであり、命令Ｙ
に対してオペランドのペアが５ＡとＣである場合である
場合である。その場そ子Ｂの事前取出しのために、Ｘお
よびＡのアドレスを組み合わせることによって組識別子
が生成され、子Ｃの事前取出しの、ために、Ｙおよびへ
のアドレスを組み合わせることによって組識別子が生成
される。以上のように場合によっては、同じオペランド
に対して異なる第２のオペランドＢまたはＣが事前取出
しされることもあるので、単に各自のオペランドのブロ
ックアドレスを親として利用しないで、組識別子を利用
するのである。

組識別子を得るだめの別の方法は、各自のブロックアド
レスの一部分と、現ＰＳＷかも選択されたビットグルー
プ、または、他の所定の標ｊｊｌｊｌ：　（または状況
レジスタ）の現在の内容から選択されたビットグループ
を組み合わせることである。組識別子の情報源の最適な
選択は個々のアプリケーションに依存する。

〔発明の効果〕

以上説明したように本発明によれば、データ処理システ
ムにおけるキャッシュミスの発生確率は大幅に減少され
る。

【図面の簡単な説明】

第１図は本発明の詳細な説明するだめのブロック図、第
２Ａ図および第２Ｂ図はキャッシュと実ディレクトリの
構造を示す図、第６図は影ディレクトリの構造を示す図
、第４図は影ディレクトリにおける１つの二ン）　ＩＪ
セルの詳細を示す図、第５図は影ディレクトリの内容を
更新するために用いられる事前取出し確認バッファの構
造を示す図、第６図は第６Ａ図ないし第６Ｃ図のつなが
りを示す図、第６Ａ図ないし第６Ｃ図はキャッシュへの
事前取出しおよび影ディレクトリの更新を含む実施例の
動作の手順を示す流れ図である。 第１図 第８図 第４図 第５図 第６Ａ図 第１頁の続き ０発　明　者　ルドルフ・ナサン・し　アメチトシャフ
エン　ロー 〇発明者　フランク・ジョン・ス　アメパラジオ　ブン リカ合衆国ニューヨーク州スカースディル、インス・ド
２４番地 リカ合衆国ニューシャーシー州ノース・バーゲン、セテ
イフォースス・ストリート１４旙目

Claims (1)

【特許請求の範囲】
1. 主記憶装置、キャッシュ、およびディレクトリを含むデ
   ータ処理システムにおいて、前記主記憶装置から前記キ
   ャッシュへ情報ブロックを事前に取出すためのキャッシ
   ュ機構であって、親識別子のだめの第１段エントリ位置
   、および子アドレスのだめの関連する第２段エン）　Ｉ
   Ｊ位置を含むエントリペアな複数個有する第２のディレ
   クトリを前記ディレクトリの他に設けて、順次的にアク
   セスされた任意の２つの情報ブロックのアドレスを、後
   の事前取出しオペレーションに備えて、前記第２のディ
   レクトリの１つのエントリペアのところに親識別子およ
   び子アドレスのペアとして記憶できるようにしたことを
   特徴とするキャッシュ機構。