JPS60214052A - エラ−報告方式 - Google Patents
エラ−報告方式Info
- Publication number
- JPS60214052A JPS60214052A JP59070368A JP7036884A JPS60214052A JP S60214052 A JPS60214052 A JP S60214052A JP 59070368 A JP59070368 A JP 59070368A JP 7036884 A JP7036884 A JP 7036884A JP S60214052 A JPS60214052 A JP S60214052A
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- JP
- Japan
- Prior art keywords
- error
- microprogram
- microprocessor
- host device
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0745—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in an input/output transactions management context
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- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明は、マイクロプログラムに基づいて動作するマイ
クロプロセッサによって制御される装置に関し、特に前
記マイクロプロセッサ自身が前記装置の制御が不可能状
態となる重大エラーを検出した場合のエラー報告方式に
関する。
クロプロセッサによって制御される装置に関し、特に前
記マイクロプロセッサ自身が前記装置の制御が不可能状
態となる重大エラーを検出した場合のエラー報告方式に
関する。
（ｂ）技術の背景
最近の集積回路技術の発達により、あらゆる個所でハー
ドウェア回路をマイクロプログラムで動作制御する方式
が実用化されるようになって来た。
ドウェア回路をマイクロプログラムで動作制御する方式
が実用化されるようになって来た。
このような制御方式において、マイクロプログラムにて
制御されるハードウェア回路やこれらを接続するケーブ
ル等の障害によるエラーが検出された場合の処理方法は
確立されているが、マイクロプログラム自身の論理矛盾
等による重大障害が発生した場合のエラー報告等の適切
な処置方法は。
制御されるハードウェア回路やこれらを接続するケーブ
ル等の障害によるエラーが検出された場合の処理方法は
確立されているが、マイクロプログラム自身の論理矛盾
等による重大障害が発生した場合のエラー報告等の適切
な処置方法は。
必ずしも万全とは言えない状態である。
ハードウェア回路をマイクロプログラムで動作制御する
方式の適用が拡大されるに伴い、上記の様な重大障害に
対して迅速で、適切な処理方式の実用化が要望されるに
至った。
方式の適用が拡大されるに伴い、上記の様な重大障害に
対して迅速で、適切な処理方式の実用化が要望されるに
至った。
（Ｃ）従来技術と問題点
次にマイクロプログラムでハードウェア回路を動作制御
する装置における従来のエラー報告方式を入出力装置を
制御するシステムを例に取り１図面を参照して説明する
。
する装置における従来のエラー報告方式を入出力装置を
制御するシステムを例に取り１図面を参照して説明する
。
第１図は従来のマイクロプログラムでハードウェア回路
を動作制御する装置のシステム構成図を示す。
を動作制御する装置のシステム構成図を示す。
図において、■は上位装置、２は制御装置、３は入出力
装置、４はエラー検出回路、５はマイクロプロセッサ（
以下ＭＰｔｌと称する）、６はエラー報告回路をそれぞ
れ示す。
装置、４はエラー検出回路、５はマイクロプロセッサ（
以下ＭＰｔｌと称する）、６はエラー報告回路をそれぞ
れ示す。
第１図は制御装置２及び入出力装置３に動作命令を出し
入出力装置３に対してデータの入出力動作を行わせる上
位装置１．上位装置１からの命令により入出力装置３の
動作及び上位装置１と入出力装置３間のデータの入出力
転送を制御する制御装置２．制御装置２の制御によりデ
ータの入出力を行う入出力装置３．入出力装置３や制御
装置２内ハ一ドウエア回路及び接続ケーブル等のハード
ウェア部分で発生するエラーを検出するエラー検出ロ路
４．マイクロプログラム制御により動作し制御装置２以
下の動作を制御するＭＰＩＪ５．ハードウェア部分く入
出力装置３や制御装置２内ハ一ドウエア回路及び接続ケ
ーブル等）の重大障害エラー検出時上位装置１にエラー
を報告するエラー報告回路から構成されている。
入出力装置３に対してデータの入出力動作を行わせる上
位装置１．上位装置１からの命令により入出力装置３の
動作及び上位装置１と入出力装置３間のデータの入出力
転送を制御する制御装置２．制御装置２の制御によりデ
ータの入出力を行う入出力装置３．入出力装置３や制御
装置２内ハ一ドウエア回路及び接続ケーブル等のハード
ウェア部分で発生するエラーを検出するエラー検出ロ路
４．マイクロプログラム制御により動作し制御装置２以
下の動作を制御するＭＰＩＪ５．ハードウェア部分く入
出力装置３や制御装置２内ハ一ドウエア回路及び接続ケ
ーブル等）の重大障害エラー検出時上位装置１にエラー
を報告するエラー報告回路から構成されている。
上位装置１からの命令により、 ＭＰＬ１５は内蔵して
いるマイクロプログラムにより制御装置２以下の動作を
制御する。この動作中に制御装置２以下の入出力装置３
や制御装置２内ハ一ドウエア回路及び接続ケーブル等の
ハードウェア部分でのエラーが発生すると、そのエラー
をエラー検出回路４で検出し、軽度なエラーの場合（例
えば２人出力装置３からの転送データのパリティエラー
等）は肝Ｕ５の制御により、又重大障害の場合はエラー
報告回路６により、その内容を上位装置１に報告する。
いるマイクロプログラムにより制御装置２以下の動作を
制御する。この動作中に制御装置２以下の入出力装置３
や制御装置２内ハ一ドウエア回路及び接続ケーブル等の
ハードウェア部分でのエラーが発生すると、そのエラー
をエラー検出回路４で検出し、軽度なエラーの場合（例
えば２人出力装置３からの転送データのパリティエラー
等）は肝Ｕ５の制御により、又重大障害の場合はエラー
報告回路６により、その内容を上位装置１に報告する。
しかし、 ＭＰＵ５内蔵のマイクロプログラム自身の論
理矛盾により、入出力装置３や制御装置２内ハ一ドウエ
ア回路及び接続ケーブル等のハードウェア部分の動作制
御が保証出来ないようなエラーをマイクロプログラムに
より検出された場合、 ＭＰＵ５は自分自身の動作を停
止させる命令を実行し、制御装置２は停止状態のままと
なる。
理矛盾により、入出力装置３や制御装置２内ハ一ドウエ
ア回路及び接続ケーブル等のハードウェア部分の動作制
御が保証出来ないようなエラーをマイクロプログラムに
より検出された場合、 ＭＰＵ５は自分自身の動作を停
止させる命令を実行し、制御装置２は停止状態のままと
なる。
この状態の時は、上位装置１からの命令に対してサービ
スは実行されず、上位装置１側ではエラーを検出するの
みである。又この状態は、所定装置（ホストコンピュー
タ等）からのシステムリセット命令か１人手介入による
制御装置２の再スタート処置でしか解除出来ない。更に
、エラー発生状態の詳細な情報は制御装置２から保守用
機器を通してしか知ることが出来ない等の問題点があっ
た。
スは実行されず、上位装置１側ではエラーを検出するの
みである。又この状態は、所定装置（ホストコンピュー
タ等）からのシステムリセット命令か１人手介入による
制御装置２の再スタート処置でしか解除出来ない。更に
、エラー発生状態の詳細な情報は制御装置２から保守用
機器を通してしか知ることが出来ない等の問題点があっ
た。
（ｄ）発明の目的
本発明は、上記問題点を解消した新規なエラー報告方式
を提供することを目的とし、特にマイクロプロセッサ自
身での重大エラー発生時も上位装置にエラー報告をし、
上位装置よりの復旧指示により自動的に復旧すると共に
その時のエラー情報も上位装置に報告することが可能な
エラー報告方式を実現することにある。
を提供することを目的とし、特にマイクロプロセッサ自
身での重大エラー発生時も上位装置にエラー報告をし、
上位装置よりの復旧指示により自動的に復旧すると共に
その時のエラー情報も上位装置に報告することが可能な
エラー報告方式を実現することにある。
（ｅ）発明の構成
本発明は、マイクロプログラムによって動作するマイク
ロプロセッサと、該マイクロプロセッサによって制御さ
れる下位装置と、前記下位装置の動作を命令監視する上
位装置とからなるシステムにおいて、前記マイクロプロ
セッサによって制御される前記下位装置とは独立に前記
上位装置に対してエラーを報告するエラー報告手段を設
け、前記下位装置の動作制御が不可能となるような状態
に前記マイクロプロセッサが陥った場合、前記マイクロ
プロセッサは停止命令にて自分自身の動作を停止すると
共に該停止命令にて前記エラー報告手段を起動し、前記
上位装置にエラーを報告し。
ロプロセッサと、該マイクロプロセッサによって制御さ
れる下位装置と、前記下位装置の動作を命令監視する上
位装置とからなるシステムにおいて、前記マイクロプロ
セッサによって制御される前記下位装置とは独立に前記
上位装置に対してエラーを報告するエラー報告手段を設
け、前記下位装置の動作制御が不可能となるような状態
に前記マイクロプロセッサが陥った場合、前記マイクロ
プロセッサは停止命令にて自分自身の動作を停止すると
共に該停止命令にて前記エラー報告手段を起動し、前記
上位装置にエラーを報告し。
更に前記上位装置からの復旧指示にてエラー状態を自動
的に復旧すると共にエラー情報も前記上位装置に報告す
ることを特徴とするエラー報告方式により達成すること
が出来る。
的に復旧すると共にエラー情報も前記上位装置に報告す
ることを特徴とするエラー報告方式により達成すること
が出来る。
（ｆ）発明の実施例
以下本発明を図面を参照して説明する。
第２図は本発明に係るエラー報告方式の−実施例を示す
。
。
図において、７は論理和回路を示す。尚第１図と同一記
号は同一内容を示す。
号は同一内容を示す。
本実施例は第１図で説明した構成部分と、 ＭＰ［１５
から出力されるエラーストップ信号とエラー検出回路４
から出力されるエラー信号との論理和条件を取り所定信
号を出力する論理和回路７とから構成されている。
から出力されるエラーストップ信号とエラー検出回路４
から出力されるエラー信号との論理和条件を取り所定信
号を出力する論理和回路７とから構成されている。
今、マイクロプログラム制御によりＭＰＵ５が動作処理
を行っている時、マイクロプログラムがマイクロプログ
ラム内の論理矛盾等に関連する重大エラーを検出すると
、マイクロプログラムはマイクロプログラムストップ命
令を実行する。
を行っている時、マイクロプログラムがマイクロプログ
ラム内の論理矛盾等に関連する重大エラーを検出すると
、マイクロプログラムはマイクロプログラムストップ命
令を実行する。
マイクロプログラムストップ命令が実行されると、マイ
クロプログラムはその動作を中止すると同時にＭＰＩＩ
５よりエラーストップ信号が論理和回路７に出力され、
エラー検出回路４の出力と論理和条件を取りエラー報告
回路６へ出力される。エラー報告回路６は上位装置１に
対して規定のインタフェース・シーケンスを踏んでエラ
ー信号を報告する。
クロプログラムはその動作を中止すると同時にＭＰＩＩ
５よりエラーストップ信号が論理和回路７に出力され、
エラー検出回路４の出力と論理和条件を取りエラー報告
回路６へ出力される。エラー報告回路６は上位装置１に
対して規定のインタフェース・シーケンスを踏んでエラ
ー信号を報告する。
エラー信号を受けた後、上位装置１はセレクティブ・リ
セット（エラーを起こした制御装置２のみリセットする
）を制御装置２に命令指示する。
セット（エラーを起こした制御装置２のみリセットする
）を制御装置２に命令指示する。
セレクティブ・リセットを受けた制御装置２がリセット
されることにより、それまでのマイクロプログラムスト
ップ状態が解除され、復旧後、制御装置２はエラー発生
時の詳細なエラー情報（センス情報）を上位装置１に報
告する。
されることにより、それまでのマイクロプログラムスト
ップ状態が解除され、復旧後、制御装置２はエラー発生
時の詳細なエラー情報（センス情報）を上位装置１に報
告する。
（ｇ）発明の効果
以上のような本発明によれば、マイクロプロセッサ自身
の重大エラー発生時も上位装置にエラー報告をし、上位
装置よりの復旧指示により自動的に復旧すると共にエラ
ー発生時のエラー情報も上位装置に報告することが可能
なエラー報告方式を提供出来ると言う効果がある。
の重大エラー発生時も上位装置にエラー報告をし、上位
装置よりの復旧指示により自動的に復旧すると共にエラ
ー発生時のエラー情報も上位装置に報告することが可能
なエラー報告方式を提供出来ると言う効果がある。
第１図は従来のマイクロプログラムでハードウェア回路
を動作制御する装置のシステム構成図。 第２図は本発明に係るエラー報告方式の一実施例をそれ
ぞれ示す。 図において、■は上位装置、２は制御装置、３は入出力
装置、４はエラー検出回路、５はＭＰＵ 。 ６はエラー報告回路、７は論理和回路をそれぞれ示す。 茅 １ 口
を動作制御する装置のシステム構成図。 第２図は本発明に係るエラー報告方式の一実施例をそれ
ぞれ示す。 図において、■は上位装置、２は制御装置、３は入出力
装置、４はエラー検出回路、５はＭＰＵ 。 ６はエラー報告回路、７は論理和回路をそれぞれ示す。 茅 １ 口
Claims (1)
- 【特許請求の範囲】 マイクロプログラムによって動作するマイクロプロセッ
サと、該マイクロプロセッサによって制御される下位装
置と、前記下位装置の動作を命令監視する上位装置とか
らなるシステムにおいて。 前記マイクロプロセッサによって制御される前記下位装
置とは独立に前記上位装置に対してエラーを報告するエ
ラー報告手段を設け、前記下位装置の動作制御が不可能
となるような状態に前記マイクロプロセンサが陥った場
合、前記マイクロプロセッサは停止命令にて自分自身の
動作を停止し。 該停止命令にて前記エラー報告手段を起動し、前記上位
装置にエラーを報告することを特徴とするエラー報告方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59070368A JPS60214052A (ja) | 1984-04-09 | 1984-04-09 | エラ−報告方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59070368A JPS60214052A (ja) | 1984-04-09 | 1984-04-09 | エラ−報告方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60214052A true JPS60214052A (ja) | 1985-10-26 |
Family
ID=13429424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59070368A Pending JPS60214052A (ja) | 1984-04-09 | 1984-04-09 | エラ−報告方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60214052A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0384640A (ja) * | 1989-08-29 | 1991-04-10 | Fujitsu Ltd | 障害情報通知方式 |
-
1984
- 1984-04-09 JP JP59070368A patent/JPS60214052A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0384640A (ja) * | 1989-08-29 | 1991-04-10 | Fujitsu Ltd | 障害情報通知方式 |
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