JPS60211545A - マイクロコンピユ−タ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、マイクロコンピュータ・システムにおける
割込み技術に関し、例えば外部から供給されるリセット
信号により強制的に初期状態させられるマイクロプロセ
ッサを有するシステムに適用して有効な技術に関する。

［背景技術］ マイクロプロセッサ（以下ＭＰＵと称する）には、同期
方式と非同期方式のものとがあるが、従来のＭＰＵは、
同期方式、非同期方式にかかわらず、クロック信号の立
上がりもしくは立下がりに同期して、リセット信号ＲＥ
ＳＥＴのロウレベルｔｚ、Ｌ”を認知し、認知すれば実
行中のバスサイクルを中断して初期状態に復帰し、リセ
ット・シーケンス処理を開始するようにされていた。

ところが、例えば、ＭＰＵを有するバスマスタボードと
、パスマスタボードからバスを介して供給される制御信
号によってコントロールされるメモリを有するメモリボ
ードのような周辺デバイスからなるマイクロコンピュー
タ・システムにおいて、上記のごとくリセット信号によ
りバスサイクルが途中で中断されてしまうと、例えば、
プログラムの開発時に途中でプログラムが暴走を始めた
ため、リセット信号ＩＩ　Ｌ　７１を入力してシステム
をストップさせたような場合、従来のシステムでは、バ
スサイクルに入ってからリセット信号ＲＥＳＥＴが入力
されると、バスサイクルが直ちに中断され、ＭＰＵから
メモリボードに供給されるアドレス・ストローブ信号Ａ
Ｓのような制御信号もすぐに立ち上げられてしまう（第
１図参照）。

しかし、ダイナミック型のＲＡＭからなるメモリボード
では、上記アドレス・ストローブ信号λＳに基づいてロ
ウアドレス・ストローブ信号ＲＡＳやカラムアドレス・
ストローブ信号ＣＡＳ等が形成されてメモリがアクセス
されるようになっており、バスサイクルに入ってアドレ
ス・ストローブ信号忌が立ち下がってからすぐに立ち上
げられてしまうと、ＲＡ■信号やＣＡＳ信号の長さが不
充分となる。そのため、多重選択状態が発生し、これに
よってメモリのデータが破壊されてしまったり、正常な
データの書込みが行なわれなかったりするおそれがある
。このようなメモリのデータ破壊がプログラムの暴走に
よるものが、ハード的な原因によるものかを知りたい場
合、あるいはメモリにデータがどこまで書かれたが知り
たいような場合、メモリのデータが破壊されているとそ
のようなことができないという不都合がある。

上記の場合バスサイクルが始まってがらりセット信号が
入ったときは、そのバスサイクルが終了するまでＭＰＵ
からの請出カ信号をアドレス・ストローブ信号でラッチ
する回路をメモリボードに設けてバスサイクルを保証す
ることも考えられる。

しかし、このような方法によると、メモリボードの数の
多いシステムでは、メモリボードごとラッ３− 子回路等を設けなければならないため、設計の負担が大
きくなり、オーバヘッドの点で不利になる。

アドレス・ストローブ信号を形成することのできるＭＰ
Ｕは、昭和５８年９月に（株）日立製作所より発行され
た「日立マイクロコンピュータデータブック：８ビツト
・１６ビツトマルチチツプ」のＰ、６５３〜Ｐ、７４４
に記載されている。

［発明の目的］ この発明は、プログラム開発時のプログラム暴走の際に
行なわれるリセットは、パワーオン・リセットのように
必ずしもＭＰＵを直ちに初期状態にしてやる必要がない
ことに着目し、バスサイクルが開始されてからリセット
信号が入って来てもそのバスサイクルだけは保証し、例
えばメモリに書き込まれているデータや書込み中のデー
タの破壊を防止できるようなシステムを提供することに
ある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

４− ［発明の概要コ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、ＭＰＵから出力されるバスサイクル開始信号
と外部から供給されるリセット信号を、それぞれ半周期
位相の異なるクロック信号でサンプリングし、バスサイ
クル開始信号およびリセット信号のいずれのサンプリン
グにおいても、どちらか早く発生した信号を優先的に取
り扱い、バスサイクルの開始の方が早いときはそのバス
サイクルの終了を待ってリセット信号をＭＰＵに入力さ
せるとともに、リセット信号の方が早いときはＭＰＵか
ら出力されるバスサイクル開始信号をメモリボード等へ
伝達させないようにすることによって、バスサイクルが
開始してからリセット信号が入った場合には、実行中の
バスサイクルは保証し、これによってシステムを構成す
るダイナミックＲＡＭのデータ破壊等を防止するという
上記目的を達成するものである。

［実施例１］ 第２図は本発明を日立製作新製ＨＤ６８０００のような
ＭＰＵを有するマイクロコンピュータ・システムに適用
した場合のバスマスタボードの概略構成の一例を示すも
のである。

図において、１は特に制限されないがＨＤ６８０００の
ような非同期式のＭＰＵで、このＭＰＵ１は発振回路２
から供給されるシステムクロックφＣによって動作され
、リセット端子ＲＳ　Ｌ：外部から非同期のリセット信
号ＲＥＳＥＴが入力されると、クロックφＣの立上がり
に同期してこれを取り込みアドレス・ストローブ信号Ｒ
のようなバスサイクル開始信号を制御するようにされて
いる。

外部からシステムに供給されるリセット信号ＲＥＳＥＴ
は、従来システムのように直接ＭＰＵ　１のリセット端
子Ｒ３に入力されず、一旦サンプリング回路３に入力さ
れ、上記発振回路２から出力されるシステムクロックφ
Ｃに基づいて、クロック発生回路４において形成される
サンプリングクロックφｓ２の立上がり（もしくは立下
がり）に同期してサンプリングされるようにされている
。

サンプリングされたリセット信号ＲＥＳＥＴは、優先判
定回路５に供給される。

また、この実施例では、プログラム実行時にＭＰＵＩか
ら出力されるバスサイクル開始信号（ＡＳ）を、信号伝
達回路６において上記クロック発生回路４から供給され
るサンプリングクロックφｓ１の立上がり（もしくは立
下がり）に同期してサンプリングするようにされている
。上記サンプリングクロックφｓ１とφｓ２は、位相が
１８ｏ。

ずれるようにされている。

優先判定回路５は、上記信号伝達回路６においてサンプ
リングクロックφｓ１に同期して取り込まれたバスサイ
クル開始信号（后）と、上記サンプリング回路３から供
給されるリセット信号ｋＥＳＥＴのいずれが早いか判定
し、制御信号ｃ１゜Ｃ２を出力する。

バスサイクル開始信号（ＡＳ）の方がリセット信号ＲＥ
ＳＥＴよりも早かった場合には、制御信号Ｃ１によって
サンプリング回路３が無効状態に７− され、リセット信号ＲＥＳＥＴが入って来てもこれをサ
ンプリングしないとともに、制御信号Ｃ２によって信号
伝達回路６が開かれてＭＰＵ１から出力されたバスサイ
クル開始信号（Ａｓ）をメモリボード等の周辺デバイス
に供給させる。

そして、バスサイクルが終了してＭＰＵ１から出力され
るバスサイクル開始信号（ＡＳ）がハイレベルに変化し
た時点で、サンプリング回路３の無効状態を解除して、
リセット信号ＲＥＳＥＴを取り込み、優先判定回路５を
介してＭＰＵＩのリセット端子Ｒ３に供給させる。

その結果、第３図（Ｇ）に示すようなタイミングでＭＰ
Ｕ１のリセット端子Ｒ８がロウレベルにされる。ＭＰＵ
１は、これによって初めてリセットがかけられるため、
バスサイクルの途中で外部からリセット信号ＲＥＳＥＴ
が入って来ても実行中のバスサイクルは保証されるよう
になる。

一方、上記優先判定回路５において、リセット信号ＲＥ
ＳＥＴの入力の方がバスサイクル開始信号（Ｋ１）より
も早いと判断されると、サンブリー８＝ ングされたリセット信号ＲＥＳＥＴがＭＰＵ１に供給さ
れるとともに、制御信号Ｃ２によって直ちに信号伝達回
路６が無効にされる。

その結果、ＭＰＵＩからバスサイクル開始信号（ＡＳ）
が出力される前に信号伝達回路６が無効にされ、ＭＰＵ
Ｉから出力されるバスサイクル開始信号（ＡＳ）が周辺
デバイスに供給されなくなる。そして、外部から供給さ
れるリセット信号ｋＥＳＥＴがハイレベルに変化すると
、これをサンプリングすることによりＭＰＵＩのリセッ
ト端子Ｒ８がハイレベルに固定され、かつ信号伝達回路
６が有効にされる。従って、ＲＥＳＥＴがハイレベルに
変化した後に、ＭＰＵＩから出力されるバスサイクル開
始信号（肩）が信号伝達回路６を通って周辺デバイスに
供給されるようになる。

次に、本発明の具体的な回路構成例を第４図を用いて説
明する。

［実施例２コ この実施例では、外部から供給される普通のリセット信
号［「「「〒は、Ｄ型フリップフ口ップＦＦ１のデータ
入力端子りに入力されている。このフリップフロップＦ
Ｆ１のクロック端子ＣＬＫには、発振回路○ＳＣから出
力されるシステムクロックφＣをインバータＩＮＶ、と
■Ｎ■２で２度反転して形成したサンプリングクロック
φｓ２が印加され、このサンプリングクロックφｓ２の
立上がりに同期して、リセット信号養ＥＳＥＴを取り込
むようにされている。フリップフロップＦＦ】のクリア
端子ＣＬＲは、プルアップ抵抗Ｒを介して電源電圧Ｖｃ
ｃに接続され、常時ハイレベルに固定されている。プリ
セット端子ＰＲには、後述のゲート回路Ｇ３の出力信号
が印加されている。

上記フリップフロップＦＦ１の出力Ｑは、インバートＮ
ＯＲゲート回路Ｇ１の一方の入力端子に供給され、この
ゲート回路Ｇ１の他方の入力信号（ロウレベル）によっ
てゲートが開かれると、インバートＮＯＲゲート回路Ｇ
２の一方の入力端子に供給される。ゲート回路Ｇ２の他
方の入力端子には、パワーオン・リセット信号のような
最優先のリセット信号が入力されており、ゲート回路Ｇ
１が開かれて普通のリセット信号ＲＥＳＥＴが入って来
るか、パワーオン・リセット信号が入って来ると、ゲー
ト回路Ｇ２の出力信号がロウレベルにされてマイクロプ
ロセッサＭＰＵのリセット端子に供給され、リセットを
かけるようにされている。

また、上記マイクロプロセッサＭＰＵがら出力されるア
ドレス・ストローブ信号忌のようなバスサイクル開始信
号は、Ｄ型フリップフロップＦＦ２のデータ入力端子り
に供給されている。このフリップフロップＦＦ２のクロ
ック端子ＣＬＫには、システムクロック信号φＣをイン
バータＩＮ■１で反転して形成したサンプリングクロッ
ク信号φｓ１が印加されており、サンプリングクロック
信号φＳ、の立上がりに同期して上記バスサイクル開始
信号（ＡＳ）がフリップフロップＦＦ２に取り込まれる
。

従って、外部から供給される上記リセット信号ＲＥＳＥ
ＴとＭＰＵから出力されるバスサイクル開始信号（肩）
は、サンプリングクロックφＳ１１− １とφＳ２とによって、１／２周期ずれたタイミングで
取り込まれるようにされている。

上記フリップフロップＦＦ２のクリア端子ＣＬＲ端子は
、フリップフロップＦＦ１と同様にプルアップ抵抗Ｒを
介して電源電圧Ｖｃｃに接続され。

ハイレベルに固定されている。また、プリセット端子Ｐ
Ｒには、上記ゲート回路Ｇ２の出力信号が印加されてい
る。

そして、このフリップフロップＦＦ２の出力頁とＱが、
前記ゲート回路Ｇ１および次に説明するゲート回路Ｇ３
の入力端子にゲート開閉制御信号としてそれぞれ供給さ
れるようにされている。

ゲート回路Ｇ３は、インバートＮＡＮＤ回路で構成され
ており、他方の入力端子にはＭＰＵから出力されるバス
サイクル開始信号（に石）が供給されている。このゲー
ト回路Ｇ３の出力信号が真のバスサイクル開始信号Ａ　
Ｓ　ｐ　ｒとして周辺デバイスに対して供給されるよう
にされている６次に、この実施例の動作について説明す
る。

上述したように、リセット信号ＲＥＳＥＴとバ１２− スサイクル開始信号（ＡＳ）は、それぞれ１／２周期ず
れたサンプリングクロック信号φｓ２とφＳ、によって
フリップフロップＦＦ、とＦＦ２においてサンプリング
されるようになっている。つまり、システムクロック信
号φＣの立下がりに同期してバスサイクル開始信号（Ａ
Ｓ）を、またシステムクロック信号φＣの立上がりに同
期してリセット信号ＲＥＳＥＴを常にサンプリングする
ことになる。

従って、バスサイクル開始信号（肩）がロウレベルに変
化する前にリセット信号ＲＥＳＥＴがロウレベルに変化
されるとフリップフロップＦＦ２のＰＲがロウレベルＣ
ＬＲはハイレベルの為、その出力Ｑはハイレベル、また
出力頁はロウレベルになる。そのため、ゲート回路Ｇ３
の出力（バスサイクル開始信号ＡＳｐｒ）はハイレベル
にされてフリップフロップＦＦ１が有効にされ、システ
ムクロック信号φＣの立上がりに同期して、リセット信
号ＲＥＳＥＴのロウレベルがサンプリングされる。この
とき、フリップフロップＦＦ２の出力ζ（ロウレベル）
によってゲート回路Ｇ１が開かれているため、リセット
信号はゲート回路Ｇ１．Ｇ２を通ってＭＰＵのリセット
端子に供給され、リセットをかけるとともに、ゲート回
路Ｇ２の出力がロウレベルに変化されると、これによっ
てフリップフロップＦＦ２のプリセット端子ＰＳがロウ
レベルにされるため、出力Ｑがハイレベルに固定される
。

また、リセット信号のサンプリングと同時にバスサイク
ル開始信号がロウレベルに変化したとしても、リセット
信号（ロウレベル）のサンプリングの１７２周期後に、
フリップフロップＦＦ２がバスサイクル開始信号のサン
プリングを行なうようになっているため、その前にゲー
ト回路Ｇ２のロウレベル出力によってプリップフロップ
ＦＦ２がプリセットされ、サンプリングが行なえなくな
り、出力Ｑはハイレベルに固定され、ゲート回路Ｇ３が
閉じられる。

その結果、一旦リセット信号を受け付けるとそれが解除
されるまでゲート回路Ｇ３から周辺デバイスに対しバス
サイクル開始信号ＡＳ’ｐｒが出力されることはない。

一方、バスサイクル開始信号（ＡＳ＞の立下がりの方が
リセット信号ＲＥＳＥＴの立下がりよりも早く、フリッ
プフロップＦ　Ｆ　２においてシステムクロック信号φ
Ｃの立下がりに同期して、バスサイクル開始信号（肩）
のロウレベルが先にサンプリングされたとする。すると
フリップフロップＦＦ２の出力Ｑがロウレベルに変化さ
れてゲート回路Ｇ３から周辺デバイスに対し、バスサイ
クル開始信号ＡＳｐｒ（ロウレベル）が伝えられるとと
もに、フリップフロップＦＦ２の出力すがハイレベルに
変化されたゲート回路Ｇ、を閉じる。

そのため、その後フリップフロップＦＦ１によってサン
プリングされたリセット信号がＭＰＵのりセラ１〜端子
Ｒ３に伝えられなくなる。その結果、先にバスサイクル
信号（￥Ｓ）のロウレベルがサンプリングされると、そ
れがハイレベルに立ち上がってゲート回路Ｇ１が開かれ
るまで、ＭＰＵに対し普通のリセットはかからないよう
にされ、開１５− 始されたバスサイクルは保証される。

ただし、この実施例では、パワーオン・リセットのよう
な最優先のリセット信号は、ゲート回路Ｇ２より入れら
れるようにされているため、これが入った場合にはＭＰ
Ｕは直ちにリセットされ、バスサイクルは中断される。

なお、上記実施例では、ゲート回路Ｇ３の出力信号がフ
リップフロップＦＦｉのプリセット端子ＰＳに供給され
ている。そのため、周辺デバイスにバスサイクル開始信
号ｐ、　Ｓ　ｐ　ｒが供給されるとフリップフロップＦ
Ｆ１の出力Ｑがハイレベルに固定され、リセット信号Ｒ
ＥＳＥＴがサンプリングされなくなるようにされる。こ
れによって、ＭＰＵから出力されるバスサイクル信号（
ＡＳ）がロウレベルからハイレベルに変化されてゲート
回路Ｇ１が開かれてから１／２周期後にブリップフロッ
プＦＦ１の出力Ｑがロウレベルからハイレベルに変化す
るような状態が発生して、ＭＰＵのリセット端子Ｒ３に
規定されているｔｒ　Ｌ　ｕ期間の条件を満足しないよ
うな信号が印加されてＭＰＵが誤１６− 動作するのを防止している。

ただし、この実施例では、フリップフロップＦＦ１ｎゲ
ート回路Ｇ、およびＧ２における遅延時間の和が１／２
周期よりも短いという条件が必要であり、これらの回路
は高速動作可能なＴＴＬ回路やＥＣＬ回路で構成するの
が望ましい。

また、上記実施例では、ＭＰＵが周辺デバイスとハンド
シェイク方式で信号のやりとりを行なうようにされてお
り、バスサイクルの方が早かった場合周辺デバイスから
ＭＰＵへ終了信号（ＤＴＡＣＫ）が戻って来るまでリセ
ット信号の取込みを待たせておくようになっている。そ
のため、周辺デバイスの故障や暴走によって周辺デバイ
スからの応答がなかったような場合、ＭＰＵはウェイト
状態となりその間にリセット信号がなくなってしまうお
それがある。そこで上記実施例では、カウンタを内蔵す
るバス監視回路１０が設けられており、この回路によっ
てバスを監視し、バスサイクル開始信号（ＡＳｐｒ）が
ロウレベルに変化されると内部のカウンタが計数を開始
して、例えば数マイクロ秒経過しても周辺デバイスから
終了信号（ＤＴＡＣＫ）が戻って来ないときは、バスエ
ラー信号ＢＥＲＲを発生してＭＰＵに供給し、バスサイ
クルを終了させるようになっている。

しかして、通常のスイッチによるりｔット信号の入力の
際には、リセット信号のパルス幅として数十マイクロ秒
以上が保証されるので、上記のごとく例え周辺デバイス
から終了信号（ＤＴＡＣＫ）が戻って来ない場合であっ
ても、バスサイクル中リセット信号を待たせておいても
リセット信号がなくなる前にバスサイクルが終了され、
リセット信号がＭＰＵに受け付けられるようになる。た
だし、バス監視回路１０は、必ずしも設ける必要はない
。

さらに、上記実施例では、外部から供給されるリセット
信号ＲＥＳＥＴをＤ型フリップフロップＦＦ１でクロッ
クに同期して、サンプリングを行なうようにされている
が、フリップフロップＦＦ、のサンプリングクロックφ
ｓ２の立上がりとリセット信号ＲＥＳＥＴの変化が同時
に発生すると、フリップフロップＦＦ、の出力Ｑの確定
が定常の遅延時間よりも大幅に遅れるおそれがある場合
には、上記のようなり型フリップフロップを２段接続し
て、出力の変化の遅れによる誤動作を防止するようにし
てもよい。

［効果］ （１）バスサイクル実行中にリセット信号が入力される
と、直ちにバスサイクルを強制的に中止するように構成
されたマイクロプロセッサを有するシステムにおいて、
ＭＰＵから出力されるバスサイクル開始信号と外部から
供給されるリセット信号を、それぞれ半周期位相のずれ
たクロック信号でサンプリングし、バスサイクル開始信
号およびリセット信号のいずれのサンプリングにおいて
もどちらか早く発生した信号を優先的に取り扱い、バス
サイクルの開始の方が早いときはそのバスサイクルの終
了を待ってリセット信号をＭＰＵに入力させるとともに
、リセット信号の方が早いときは、ＭＰＵから出力され
るバスサイクル開始信号をメモリボード等へ伝達させな
いようにしたので、１９− バスサイクルが開始してからリセット信号が入った場合
には、実行中のバスサイクルは保証されるようになると
いう作用により、システムを構成するダイナミックＲＡ
Ｍのデータ破壊を防止することができるという効果があ
る。

（２）ＭＰＵから出力されるバスサイクル開始信号と外
部から供給されるリセット信号を、それぞれ半周期位相
のずれたクロック信号でサンプリングし、バスサイクル
開始信号およびリセット信号のいずれのサンプリングに
おいても、どちらか早く発生した信号を優先的に取り扱
い、バスサイクルの開始の方が早いときはそのバスサイ
クルの終了を待ってリセット信号をＭＰＵに入力させる
とともに、リセット信号の方が早いときはＭＰＵから出
力されるバスサイクル開始信号をメモリボード等へ伝達
させないようにする回路を、ＭＰＵを備えたバスマスタ
ボードに設けるようにしたので、一つのパスマスタボー
ドと複数個のメモリボード等によって構成されているシ
ステムおいて、メモリボード側に実行中のバスサイクル
を保証する回２０− 路を設ける場合に比べて設計が容易となり、オーバーヘ
ッドが低減されるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば第２図の実施例に
おけるサンプリング回路、優先判定回路、信号伝達回路
やクロック発生回路は、第４図に示すような回路形式に
限定されるものでなく、種々の変形例が考えられる。ま
た、実施例では、ＭＰＵを備えたパスマスタボードとメ
モリボード等によってシステムが構成されているものに
ついて説明したが、この発明はこれに限定されるもので
ない。

［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である非同期式の６８００
０系のＭＰＵを用いたマイクロコンピュータ・システム
に適用したものについて説明したが、この発明はそれに
限定されるものでなく、８０８６系の非同期式ＭＰＵや
同期式のＭＰＵを用いたシステムにも利用できるもので
ある。

【図面の簡単な説明】

第１図はマイクロコンピュータシステムにおける各種信
号のタイミングを示すタイミングチャート、 第２図は本発明の一実施例を示すブロック構成図、 第３図はそのタイミングチャート、 第４図は本発明の他の実施例を示す回路構成図である。 １・・・・ＭＰＵ　（マイクロプロセッサ）、２・・・
・発振回路、３・・・・サンプリング回路、４・・・・
クロック発生回路、５・・・・優先判定回路、６・・・
・信号伝達回路、１０・・・・バス監視回路、Ｆ　Ｆ　
１ｔＦＦ２・・・・フリップフロップ（サンプリング回
路）、０１〜Ｇ３・・・・ゲート回路（信号伝達回路）
　、Ｉ　ＮＶＩ　、Ｉ　ＮＶ２　””インバータ（クロ
ック発生回路）、ＯＳＣ・・・・発振回路、π丁ＳＥＴ
・・・・リセット信号、Ａｓ・・・・バスサイクル開始
信号（アドレス・ストローブ信号）。

Claims (1)

1. 【特許請求の範囲】 １、マイクロプロセッサと周辺デバイスとによって構成
   されたマイクロコンピュータ・システムにおいて、上記
   マイクロプロセッサに対するリセット信号とマイクロプ
   ロセッサから周辺デバイスに対し出力される制御信号と
   を取り込み、いずれの信号が早かったかを検出して信号
   の優先を判定する手段と、その判定結果に基づいて上記
   リセット信号をマイクロプロセッサに供給し、あるいは
   上記制御信号を周辺デバイスに供給する手段とを備えて
   なることを特徴とするマイクロコンピュータ・システム
   。 ２、上記優先判定手段は、最も優先されるリセット信号
   が入って来たときは直ちにこれを上記マイクロプロセッ
   サに供給するように構成されてなることを特徴とする特
   許請求の範囲第１項記載のマイクロコンピュータ・シス
   テム。 ３、上記リセット信号と制御信号は、半周期位相のずれ
   たクロック信号に同期して取り込まれて上記優先判定手
   段に供給されるようにされてなることを特徴とする特許
   請求の範囲第１項もしくは第２項記載のマイクロコンピ
   ュータ・システム。