JPS6020838B2 - メモリ・アレイ - Google Patents

Description

【発明の詳細な説明】 本発明はメモリ・アレイに関し、更に詳細には、メモリ
・セルの議取り及び書込みのために各メモリ・セルをバ
イアスするための手段に関する。

先ず、本発明と関連すると思われる先行技術について簡
単に説明すると、特関昭４９一１１９５４２号‘ま読取
り期間にワード線から電流を引出す交差結合セルより成
る混成型の記憶回路を示している。

米国特許第３９１９５６６号及び第４０７８２６１号は
待機電稀源を用いた交差結合セルを示している。米国特
許第４０５７７８少号‘まセルを電流源装置に結合する
ようにしたメモリ・アレイを示している。

米国特許第４０３５７８４号はビット線電流源を用いる
メモリ・セル・アレイを示している。本発明はセルをオ
ンにし且つセルに書込みを行なうのに各セルのビット線
容量を使用することができるように、ワード線を介して
メモリ・アレイのセルを駆動するための電流供給手段を
有するメモリに関する。

アレイの任意の特定のセルにおいて書込みが行なわれる
速度はその特定のセルと電流供給手段との間に位置して
いる他のセルの及び夫々のビット線容量の電荷状態の関
数である。上記の先行技術はこのような概念については
全然教示していない。本発明の目的はメモリ・アレイの
各セルに結合されたビット線の容量を、１各セルの書込
みを助力するのに使用できるようにメモリ・セルを駆動
する回路手段を提供することである。

他の目的はバィポーラ・メモリ・ダイナミック・セルに
書込みを行なうための改良された回路を提供することで
ある。

次に図面を参照して本発明の良好な実施例について説明
する。

第１図及び第２図はセンス・アンプ回路及びアレイのワ
ード線をバイアスするための供Ｖ給手段を含む集積回路
メモリ・アレイの回路図を示している。第１図では１対
のビット線しか例示されていないが、実際のアレイでは
通常多数のビット線対が設けられることは理解されよう
。第１図に示されるように、各ビット線対例えばビット
線１０，１１は１つのセンス・アンプ・ラッチ回路１２
に結合されている。各ビット線には複数のメモリ・セル
が設けられている。ビット線１川ま２つのセル１４，１
６を持つように示されており、ビット線１１は２つのセ
ル１３，１５を持つように示されている。２つのビット
線１０．１１は夫々同数のデータ・セルを有する。

また各ビット線は夫々関連する１つの基準メモリ・セル
を有する。ビット線１０ではセル１４が基準セルとして
働き、セル１６がデータ・セルとして働く。ビット線１
１ではセル１３が基準セルとして働き、セル１５がデー
タ・セルとして働く。以後説明するように、各センス・
サイクル期間には、アドレスこれないビット線と関連す
る基準セル則ちダミー・セルが選択される。各セル１３
，１４，１５，１６は別々なアドレス可能ワード線と関
連している。基準セル１４はア−スとワード線１４ａと
の間に結合され、データ・セル即ち記憶セル１６はワー
ド線１６ａ及び１６ｂの間に結合され、基準セル１３は
アースとワード線１３ａとの間に結合され、データ・セ
ル艮０ち記憶セル１５はワード線１５ａ及び１５ｂの間
に結合されている。ビット線１川ま各メモリ・セルの記
憶容量ＣＳに比べて大きい固有容量則ち分布容量ＣＡを
有する。ビット線１１は同様の固有容量則ち分布容量Ｃ
Ｂを有する。各データ・セル例えばセル１６は容量ＣＳ
１６によって示されているデータ記憶ノードを有する破
壊議取り式２素子ＰＮＰ−ＮＰＮダイナミック・セルで
ある。

セル１６のＰＮＰトランジスタ１７のヱミツタ１９はワ
ード線１６ａに結合され、コレクタ２１はビット線１０
に結合されている。ＰＮＰトランジスタ１７のベース２
川ま記憶ノード・キヤパシタＣＳ１６の一方の側及びＮ
ＰＮトランジスタ２２のコレクタ２３に結合されている
。ＮＰＮトランジスタ２２のベース２４はビット線１０
及びＰＮＰトランジスタ１７のコレクタ２１に結合され
ている。ＮＰＮトランジスタ２２のエミツタ２５は第２
のワード線１６ｂに結合されている。集積回路の形でつ
くられたときＰＮＰトランジスタのベース２０及びＮＰ
Ｎトランジスタのコレクタ２３は共通領域であり、また
ＰＮＰトランジスタのコレクタ２１及びＮＰＮトランジ
スタのベース２４は共通領域である。ビット線容量Ｃん
ＣＢの大きさは夫々のビット線の長さ及びこれに結合さ
れたセルの数の関数である。

説明の便宜上、各セルの記憶容量ＣＳは個別のキャパシ
タであるかのように扱われる。

勿論記憶ノード・キヤパシタＣＳは個別のキヤパシタで
あってもよく、又は半導体基体に集積回路として形成さ
れたとき基体に関するＰＮＰトランジスタのベースの関
数として形成されるキャパシタであってもよい。このよ
うなセルは特関昭５４一９４８４３号に詳細に示されて
いる。

ＰＮＰトランジスター７はセル１６からデー，夕を諸取
るのに用いられＮＰＮトランジスタ２２はセル１６にデ
ータを書込むのに用いられる。セルの説取り及び書込み
については後に詳しく説明する。各ビット線の基準セル
はデータ・セルとほぼ同じであり、同様にＰＮＰ−ＮＰ
Ｎセルよりなる。

例えばセル１４はＰＮＰトランジスタ２６及びＮＰＮト
ランジスタ２７よりなる。トランジスタ２６のエミツタ
はワード線１４ａに結合され、ベースはＮＰＮトランジ
スタ２７のコレクタ及び記憶キャパシタＣＳ１４の一方
の側に結合されている。トランジスタ２６のコレクタは
ビット線１川こ接続されると共に、ショトキ−・ダイオ
ード２８を介してトランジスタ２７のコレクタに結合さ
れている。トランジスタ２７のベースもビット線１川こ
接続されている。トランジスタ２７のェミッタは電流源
２９を介してアースに接続されている。ビット線１１に
結合された基準セル１３も同様であり、ＰＮＰトランジ
スタ３０、ＮＰＮトランジスタ３１、ショットキー・ダ
イオード３２、電流源３３及び記憶キャパシタＣＳ１３
を有する。センス・アンプ・ラッチ回路１２は１対の交
差結合ラツチ・トランジスタ４０，４１を有し、これら
のトランジスタのェミッタは共通接続されそして抵抗４
２を介してセット線４３に結合されている。

各ラツチ・トランジスタのベースは他方のラツチ・トラ
ンジスタのコレクタ及び夫々のビツト線に結合されてい
る。トランジスタ４０のベースはトランジスタ４１のコ
レク夕及びビット線１０に結合されると共にショットキ
ー・ダイオード４５を介して回復線４７に結合される。
トランジスタ４１のベースはトランジスタ４０のコレク
タ及びビット線１１に結合されると共にショットキー・
ダイオード４６を介して回復線４７に結合される。各ビ
ット線１０，１１にはセンス・トランジスタ４８，４９
も設けられている。

ビット線１０‘こはセンス・トランジスタ４８、ビット
線１１にはセンス・トランジスタ４９が設けられ、これ
らのセンス・トランジスタのェミツタは一緒に結合され
て電流源５４に接続されている。センス・トランジスタ
４８のコレクタはショットキー・ダイオ−ド５０を介し
てデータ・アウト線５２に結合され、センス・トランジ
スタ４９のコレクタはショットキー・ダイオード５１を
介して相補的なデータ・アウト線５３に結合されている
。ビット線１０，１１は更に夫々の書込みトランジスタ
５６，５７を有する。

書込みトランジスタのェミツタも電流源５４に結合され
、コレクタは夫々のビット線１０，１１に結合されてい
る。トランジスタ５６のベースはデータ・イン線５８に
接続され、トランジスタ５７のベースは相補的なデータ
・イン線５９に接続されている。第２図はワード線１６
ａ，１６ｂの間に結合されるワード線餅繋舎回路を示し
ている。

この回蝋はデータ・セルの議取り及び書込みを行なうた
めにワード線１６ａ，１６ｂを駆動する。メモリ・アレ
イが半導体基体に集積形でつくられるとき、ワード線例
えば１６ａ，１６ｂは拡散によって又は半導体基体の表
面に導電性金属線を付着することによって形成できる。

拡散によって形成された場合これらのワード線はセル間
で約１００の抵抗を示す。従って例えばワード線１６ｂ
はセル１６と６０の間で１００の抵抗を示し、セル６０
と８０の間でも１００の抵抗を示す。導電性金属線が用
いられた場合これらはセル間で約０．２５０の抵抗を示
すが、このような低抵抗でもアレイの密度が高いときは
セルの議取り及び責込みの際に重大な問題を生じる。

次に、この問題について説明する。

いま、ワード線１６ａ，１６ｂに結合されたセル１６．
６０，８０に情報を書込もうとしており且つこれらのワ
−ド線が抵抗性であり、また各ビット線が独立した１．
３Ｖの一理Ｘ駆動電圧供給を有するものとすると、ワー
ド線１６ｂがビット線１０，１０ａ．ｌｏｂに関して低
レベルにされたとき、あるビット線とワード線との間の
電圧差が小さくなって、ワード線供給回路から離れた所
にあるセルがオンにならない場合が生じうる。例えば各
ビット線が１．３ Ｖにバイアスされ、ワード線１ ６
ｂが第２図のトランジスタ６１を介してアース・レベル
に向けて低レベルにされた場合セル８０のＮＰＮトラン
ジスタはそのベースーェミツタ間に約０．８Ｖの電圧を
受取りオンになる。このトランジスタがオンになるとこ
のトランジスタに電流が流れ、従って次のセル６０のＮ
ＰＮトランジスタのェミツタにおけるワード線電圧が変
わり、ワード線１６ｂとセル６０のビット線１０ａとの
間の電圧差が０．８Ｖよりも小さな値になる。実際の電
圧変化はワード線１６ｂの抵抗及び流れる電流に依存す
る。セル６０の電圧差が十分であればセル６０もオンに
なり、セル１６のビット線１０とワード線１６ｂとの間
の電圧差が更に変化する。

このようにワ−ド線１６ｂに沿って更に進むうちに、あ
るセルのビット線とワード線１６ｂとの間の電圧差がセ
ルのターン・オンに必要な電圧よりも低い値に降下する
。従って各ビット線がそれ自体の一定電圧供給を受ける
場合アレイの密度はワード線抵抗によって制限される。
印加されるＤＣ電圧はオンにされたセルのＮＰＮトラン
ジスタを飽和状態に騒動するから、オンのセルに流れる
電流はこのオンのセルの記憶キャパシ夕がその最終状態
に達したのちも流れ続ける。従って高密度のアレイでは
、ワード線上の遠い位贋にあるセルがターン・オンに必
要な電圧差を受取るこてができなくなる。もしワード線
供鎌倉回路に最も近いセルから開始して、選択された期
間ののちに、順次にＤＣビット線電圧の供給をオフにす
るようにすれば、この問題を回避することはできる。し
かしこの順次スイッチング技術は時間がかかり、大きな
アレイでは実際的でない。本発明は、ビット線の分布容
量が各セルのターン・オン及び充電に利用できるように
且つ一定のＤＣビット線駆動電圧が不要になるようにセ
ルを駆動することによって、このようなＰＮＰ一ＮＰＮ
２トランジスタ・セルの大きなアレイを効果的に実現で
きるようにするものである。

ビット線容量をこのように用いることにより上述のワー
ド線抵抗電圧降下の問題が回避される。

これは第２図に関連する次の説明からよく理解されよう
。第２図において、セル１６はビット線１０に結合され
、セル６０はビット線１０ａに結合され、セル８０はビ
ット線１０ｂに結合されている。このワード供繋台回路
はセルの議取り及び蟹込みに際してワード線の電圧を設
定するのに用いられる。この回路は夫々のビット線キャ
パシタがセルをオンにするように働き且つセルの記憶ノ
ード・キャパシタの電荷を設定するようにワード線電圧
を選択的に駆動する。セルの記憶ノード・キャパシタが
選択された電荷状態に到達する速度は勿論、ワード線の
電流−抵抗電圧降下及びビット線容量の状態の関数であ
り、また選択されたセルとワード線供ｖ給回路との間の
セル記憶ノード容量の電荷状態の関数である。これは選
択されたワード線上のすべてのセルに対するビット線電
位の正確なマッチングが不必要であることを意味する。
このワード駆動電圧供給回路はプル・ダウン・トランジ
スタ６１を有し、そのベースは第２のＮＰＮ騒動トラン
ジスタ６２のェミツタに結合され、ェミッタはアースに
結合され、コレクタはワード線１６ｂに接続されている
。またワード線１６ｂは抵抗６３を介して１．６Ｖの基
準電圧供給源６４に結合されている。トランジスタ６２
のコレクタはＰＮＰトランジスタ７０のコレクタに接続
されると共にもう１つのＮＰＮトランジスタ７１のベー
スに接続され、次いでダイオード７６を介してワード線
回復線７７に結合されている。トランジスタ６２のベー
スは第２のＰＮＰトランジスタ６５のコレクタに結合さ
れると共にショットキー・ダイオード７３を介して議取
り再生線７４に結合され、ェミツタはトランジスタ６１
のベースに結合されると共にもう１つのショットキー・
ダイオード７５を介して同じ議取り再生線７４に結合さ
れている。ＰＮＰトランジスタ６５，７０のベースは共
に選択パルス源６８に結合され、また抵抗６９を介して
５Ｖ電源６６に結合されている。

この電源６６はＮＰＮトランジスタ７１のコレクタ及び
ＰＮＰトランジスタ７０，６５のェミツタにも結合され
ている。トランジスタ７１のェミツタはワード線１６ａ
に結合されると共に抵抗７８を介してアースに結合され
ている。曹込み動作を行なう前にビット線１０，１１（
第１図）は待機状態に置かれる。

この待機状態を得る場合は、適当な電圧供孫舎回路（図
示せず）から回復線４‐７に正電圧を印加しながら夫々
の電流源３３，２９をオンにすることにより基準セル１
３，１４のＮＰＮトランジスタ３１，２７のベース−ェ
ミッタ接合が共に順バイアスされる。これにより回復線
４７からショットキー・ダイオード４６，４５，３２，
２８を介してリセット電流が流れる。セル１３ではこの
電流は回復線４７から負荷ダイオード４６、ショットキ
ー・ダィオ−ド３２、ＮＰＮトランジスタ３１を介して
アースに流れる。セル１４でも同様の電流路が形成され
、ダイオード４５、ダイオード２８、ＮＰＮトランジス
タ２７を介してアースに電流が流れる。この電流によっ
て両方のビット線１０，１１は同じ電位に設定され且つ
この電位に保持される。次に第１図及び第２図を参照し
て例えばセル１６に１を書込む動作について説明する。
２進１の記憶は記憶キャパシタＣＳ１６の放電によって
表わされる。

最初電流源２９，３３がオフにされ、ダイオード４５，
４６を逆バイアスするように回復線４７が低レベルにさ
れ、そして選択パルス源６８からＰＮＰトランジスタ６
５，７０のベースに選択パルスが印加される。同時にワ
ード回復線７７が適当な電圧供給回路（図示せず）によ
って４．２Ｖに上昇され、また議取り再生線７４は適当
な電圧供給回路（図示せず）によって−０．６Ｖに保た
れる。選択パルス源６８からの選択パルスによってトラ
ンジスタ６５，７０はオンになる。

ワード回復線７７が高レベルでダイオード７６が導通し
ないから、トランジスタ７０が導通したときＮＰＮトラ
ンジスタ７１のベース・レベルが上昇する。トランジス
タ７１がオンになり、ワード線１６ａは電源６６により
約４．０Ｖに上昇する。議取り再生線７４は低レベルの
ままであるからダイオード７３，７５の両方が導通し、
トランジスタ６１，６２のベースは共にそれらのターン
・オン電圧よりも低い値に保持される。従ってトランジ
スタ６１，６２はオフであり、ワード線１６ｂは１．６
Ｖの基準電圧源６４によってその静止電圧に保持される
。従ってこのときワード線１６ａは約４．０Ｖ、ワード
線１６ｂは十１．６Ｖにある。

ワード線１６ａが４Ｖに上昇するとＰＮＰトランジスタ
１７がオンになり、セル１６の記憶／ードＣＳ１ ６は
４ＶからＰＮＰトランジスタ１ ７のエミツタ−ベース
電圧を引いた電圧に充電する。通常このようなＰＮＰト
ランジスタのェミッターベース電圧降下は約０．８Ｖで
あり、従って記憶／ードＣＳ１６には３．２Ｖの電圧が
現われる。同時にビット線ラッチ１２は適当な電圧供艶
篭回路（図示せず）からの１書込み指令によって制御さ
れ、これによりトランジスタ５７のベースの入力線５９
は１．４Ｖに設定されトランジスタ５６のベース入力線
５８はアース・レベルに保持される。

これによりトランジスタ５７がオンになり、ビット線１
１及びトランジスタ４１のベースが低レベルに降下する
。トランジスタ４１はオフ、トランジスタ４０はオンに
なり、ビット線１１をビット線１０よりも低いレベルに
保持する。この時ラツチ１２がセットされる。これに続
いてワード線１６ａは、論取り再生線７４に正電圧を印
加してダイオード７３，７５を逆バイアスしトランジス
タ６２，６１をオンにすることによって静止状態に戻さ
れる。トランジスタ６２が導適するとトランジスタ７１
のベース・レベルが下がり、トランジスタ７１がオフに
なる。これによりワード線１６ａの電圧は抵抗７８を介
してその静止レベルに減少する。トランジスタ６１が導
適するとワード線１６ｂが０．１Ｖに低下する。従って
各セルのＮＰＮトランジスタのェミツタも低レベルにさ
れる。ここで、もしワード線に結合されたすべてのセル
のビット線容量が充電されているならば、これらのビッ
ト線容量はあたかも夫々のＮＰＮトランジスタに対する
電圧供Ｖ給体であるかのように作用する。

従って各セルのＮＰＮトランジスタは各セルの記憶ノー
ド及びビット線容量を放電させるべくオンになろうとす
る。例えば、トランジスタ６１がオンになったとき夫々
のセル１６，６０，８０‘こ結合されたビット線容量Ｃ
Ａ，ＣＣ，ＣＤが十分に充電されていれば、このときは
セル１６，６０，８０の夫々のＮＰＮトランジスタがす
べてオンになろうとする。

セル８０はワード線バイアス・トランジスタ６１に最も
近いから最初にオンになる。

セル８０がオンになると記憶キャパシタＣＳ８０がその
状態を変え始め、ワード線及びトランジスタ６１に電流
を流す。上述したように、この電流はワード線１６ｂに
電圧降下を生じ、従ってセル６０のＮＰＮトランジスタ
のェミツ夕におけるワード線１６ｂとビット線１０ａと
の間の電圧差はビット線１０ｂとセル８０のＮＰＮトラ
ンジスタのェミツタにおけるワード線１６ｂとの間の電
圧差よりも４・さし、。従ってセル６０のＮＰＮトラン
ジスタはセル８０のＮＰＮトランジスタほど十分にはオ
ンにならない。しかしセル６０がオンになるとセル６０
は記憶キヤパシタＣＳ６０を放電させ、ワード線１６ｂ
に電流を与える。従ってセル１６のトランジスタ２２の
ェミツタにおける電圧はセル１６とワード線バイアス・
トランジスタ６１との間のセルの数、ワード線１６ｂの
抵抗及び電流量に依存して一層減じられる。ワード線１
６ｂの抵抗が十分に高いならば又はセル１６とトランジ
スタ６１との間に十分な数のセルがあるならば、ワード
線１６ｂの電圧降下のためにワード線１６ｂとセル１６
のビット線１０との間の電圧差がセル１６をオンにする
のに不十分になるから、セル１６は最初はオンにならな
い。

しかし各ＮＰＮトランジスタがオンになって各セルのビ
ット線容量が放電すると、ついには、オンのセルのビッ
ト線とワード線１６ｂとの間の電圧差はワード線に有意
量の電流を与えるには不十分となるようなレベルに到達
する。

ワード線に沿ったオンの各セルがこの状態に達すると、
ワード線に沿ったまだオンにされていないセルのＮＰＮ
トランジスタのベース・ェミツタ間の電圧がこのとき十
分なべース駆動を受取るようになり、このトランジスタ
がオンになる。従ってオンの各セルによって与えられる
電流が降下すると、離れた位置のセルのビット線に関す
るワード線電圧がこのセルをオンにするのに十分なしベ
ルまで比例的に上昇する。勿論、セルのビット線容量が
既に放電されていて、ＮＰＮトランジスタに対する実効
的なべース駆動電圧がなければ、セルはオンにならず、
従ってワード線には電流が流れず、また鰭圧降下も生じ
ない。

ワード線の技後のセル、この例ではセル１６が変化する
速度はセル１６とトランジスタ６１との間の各セル６０
，８０の状態の関数である。

セル１６のＮＰＮトランジスタ２２が順バイアスされて
記憶／ードＣＳ１６及びビット線容量ＣＡを放電させる
と、ビット線預量ＣＡは０．７５Ｖまで放電し記憶キャ
パシタＣＳ１６は約０．１Ｖまで放鰭する。キャパシタ
ＣＡ及びＣＳＩＳにおいてこの状態が達成されると、選
択パルス源６８からの選択パルスが終機されてトランジ
スタ６５，７０，６２，６１をオフにし、またワード線
１６ｂは基準電圧源６４によって１．６Ｖの静止電圧レ
ベルに戻される。

同時にビット線１川まその静止レベルに回復され、ＮＰ
Ｎトランジスタ２２の順バイアス・コレクターベース接
合によって記憶／ードＣＳ１６を０．５Ｖまで上昇させ
る。セルが少なくとも２ミリ秒の間この状態に保たれる
と記憶ノードＣＳ１６は約０．９Ｖまで充電する。記憶
ノードが上昇する電圧の正確な値はＮＰＮトランジスタ
２２及びＰＮＰトランジスタ１７に共通なコレクタ−ベ
ース接合の順方向特性によって決まる。このようにして
、セル１６に２進１が記憶される。セルが書込まれたな
らば、ビット線１０，１１は上述したように待機状態に
戻される。

次に、２進１を記憶しているセル１６の講取りについて
述べる。

セル１６を謙取るためにはワード線１ ６ａが再び４．
０Ｙに上昇されねばならない。これは読取り再生線７４
を低レベルに保ち、そしてトランジスタ７０，６５のベ
ースに選択電流を印加すると共にワード回復線７７の電
圧を上昇させることによって行なわれる。再びワード線
１６ａがほぼ４Ｖに上昇する。また電流源２９．３３が
オフにされ、回復線４７はダイオード４５，４６を逆バ
イアスするように低レベルにされる。ビット線１０．１
１のビット線容量ＣＡ．ＣＢはこのときほぼ１．１０
Ｖに等しく充軍される。ワード線１６ａが４．０Ｖ‘こ
上昇すると．セル１６の記憶／ードＣＳ１６が低レベル
に放電されているからセル１６のトランジスタ１７がオ
ンになり、キャパシタＣＡを付加的に０．１Ｖ充電する
。基準セル１４のワード線１４ａは基準セル１４をオフ
に保つように低レベルに保持される。同時に基準セル１
３のワード線１３ａはワード線１６ａの電圧よりも約１
．１Ｖ低い２．９Ｎの電圧に設定され、ビット線１ １
のビット線容量ＣＢは付加的に０．０５Ｖだけ、即ちビ
ット線１０のビット線容量ＣＡの付加的充蟹量（０．１
Ｖ）の半分だけ充電される。従ってこの時ビット線１
１のキヤパシタＣＢは１．１５Ｖに充舷され、ビット線
１０のキャパシタＣＡは１．２０Ｖに充電される。デー
タ・セル１６及び基準セル１３はほぼ同一につくられて
いるから、セル間の良好な追従作用（ｔＱｃｋｉｎｇ）
が得られる。これらの電圧レベルが得られたのち、セッ
ト線４３が適当な電圧供給回路（図示せず）によって供
孫合される１．１０ｙの静止電圧から０．１Ｖの電圧に
下げられ、抵抗４２を介して電流を流す。キャパシタＣ
Ａの電圧従ってビット線１０の電圧はビット線１ １の
電圧よりも０．０５Ｖだけ高いから、トランジスタ４０
がオンになる。これによりキヤバシタＣＢはトランジス
タ４０のコレクタ−ェミツタ路を介して放電し、同時に
ビット線１１のビット線キヤ／ぐシタＣＡはトランジス
タ４０のコレクターベース接合が順バイアスされるまで
トランジスタ４０の順バイアス・ベースーェミツタ接合
を介して放電する。トランジスタ４０のコレクタ−べ−
ス接合が厭バイアスされるのは、ビット線１１の電圧が
トランジスタ４０のコレクタ−ベース順方向電圧（ほぼ
０．６５Ｖ）だけビット線１０の電圧よりも低くなる点
までビット線１１の電圧が降下したときである。ビット
線１０，１１の間の最初の電圧差０．０５Ｖはこのとき
約０．６０Ｖに増幅される。これらの電圧は放電装置４
０に流れる電流及びトランジスタ作用によって決められ
る。ビット線１０のこの高亀圧しベルはビット線１０に
接続されたセル１６に２進１が書込まれていたことを示
す。センス・トランジスタ対４８，４９のトランジスタ
４８はビット線１０，１ １の間の０．６５Ｖの電圧差
によってオンにされるためこの差電圧は線５２，５３に
おいて検出することができる。セルが謎取られるとビッ
ト線１０，！１は上述のように待機状態に戻される。更
に基準セル１３，１４のＮＰＮトランジスタ３ １，２
７のエミツタは夫々の電流源３３，２９をオンにする
ことによってリセツトされる。これにより回復線４７か
らシヨットキー・ダイオード４５，４６，３２，２８を
介してリセット電流が流れる。セル１３では回復線４７
から負荷ダイオード４６、ショットキー・ダイオード３
２、トランジスタ３１を介してアースへ亀流ゃ流れ、セ
ル１４では同様に回復線４７からダイオード４５、ダイ
オード２８、トランジスタ２７を介してアースへ電流が
流れる。この亀流によってビット線１０，１１は１書込
みサイクルに関して上述したように同じ電位に設定され
る。１の書込み及び１の講取り動作について説明したの
で、次に０の書込み及び０の議取り動作について説明す
る。

２進０の記憶は記憶キャパシタＣＳ１６の充電によって
表わされる。セル１６に０を書込むときは、選択パルス
源６８からＰＮＰトランジスタ６５，７０のベースに選
択電流パルスが印加され、これらのトランジスタをオン
にする。同時にワード回復線７７が４．２Ｖに上昇され
、読取り再生線７４は一０．６Ｖの低電圧静止状態を続
ける。トランジスタ７０がオンになるとＮＰＮトランジ
スタ７１のベース・レベルも上昇する。ワード回復線７
７は高レベルであるからダイオード７６は導薄せず、ト
ランジスタ７１がオンになってワード線１６ａを４．０
Ｖの電圧に上昇させる。議取り再生線７４は−０．６Ｖ
の低レベルのままであるからトランジスタ６１，６２は
オフである。

ワード線１６ａが４Ｖに上昇するとＰＮＰトランジスタ
１７がオンになり、セル１６の記憶ノードＣＳ１ ６は
４ＶからＰＮＰトランジスタ１ ７のエミツターベース
電圧を引いた電圧に充電される。

通常このようなＰＮＰトランジスタのエミツタ−ベース
電圧降下はほぼ０．８Ｖである。従って記憶ノードＣＳ
１６には３．２Ｖの電圧が現われる。同時にラツチ１２
は０書込み指令によって制御され、これによりトランジ
スタ５７のべ−スにおける入力線５９はアース電位に設
定されトランジスタ５６のベースにおける入力線５８は
１．４Ｖに設定される。これによりラツチ１２は、トラ
ンジスタ４０がオフ、トランジスタ４１がオンの状態に
セットされ、このときビット線１０は低レベルに保持さ
れる。トランジスタ６１がオンになるとワード線１６ｂ
は低レベルになる。ビット線１０は低レベルに保たれる
からセル１６のトランジスタ２２はオフであり、記憶ノ
ードＣＳ１６は３．２Ｖに充電された状態のままである
。これに続いてワード線１６ａは論取り再生線７４を１
．６Ｖに上げることによりその静止状態に戻される。

即ち、読取り再生線７４が高レベルにされるとダイオー
ド７５，７３がオフになり、トランジスタ６２，６１が
オンになってトランジスタ７１のベースを低レベルにし
、トランジスタ７１をオフにする。トランジスタ７１が
オフになるとワード線１６ａは抵抗７６によりその静止
レベルまで下げられる。記憶ノードＣＳ１６においてこ
の状態が達成されると選択パルス６８が終端し、トラン
ジスタ６１．６２．６５，７０をオフにしてワード線１
６ｂをその静止レベルに戻す。

このようにしてセル１６に０が記憶される。ビット線１
０，１１は再び上述のように待機状態に戻される。次に
、０を記憶している記憶セル１６の議取りについて説明
する。

セルに記憶された０を読取る場合ワード線１６ａは再び
４．Ｗに上昇されねばならない。これは講取り再生線７
４を−０．６Ｖの低レベルに保ち、トランジスタ７０，
６５のベースに選択パルスを印加すると共にワード回復
線７７を高レベルにすることによって行なわれる。これ
によりワード線１６ａは再びほぼ４．０Ｖに上昇する。
再び電流源２９，３３がオフにされ、ラッチ１２のダイ
オード４５，４６を逆バイアスするように回復線４７が
低レベルにされる。ビット線１０，１１のビット線容量
ＣＡ，ＣＢはこのときほぼ１．１０Ｖ‘こ等しく充電さ
れる。

基準セル１４のワード線１４ａは基準セル１４をオフに
保つように低レベルに保持される。同時に基準セル１３
のワード線１３ａはワード線１６ａに印加される電圧よ
りも１．１Ｖ低いほぼ２．９Ｖの電圧に設定される。ワ
ード線１３ａに印加される電圧はビット線１１がビット
線１０よりも高い電圧に充電されるように選ばれる。従
ってビット線１１のキャバシタＣＢはほぼ１．１５Ｖに
充電され、ビット線１０のキャパシタＣＡはセル１６の
記憶ノードＣＳ１６が充電されていてトランジスタ１７
が導通しないから１．１０Ｖのままである。データ・セ
ル１ ６及び基準セル１３は実質的に同一であるから装
置間の良好な追従作用が得られる。これらの電圧レベル
が得られたのち、セット線４３は抵抗４２を介して電流
を流すように１．１０ｙの静止電圧から約０．１Ｖの電
圧まで下げられる。

キャパシタＣＢの電圧従ってビット線１１の電圧はビッ
ト線１０の電圧よりも０．０別だけ高いからトランジス
タ４１がオンになる。トランジスタ４１がオンになると
ビット線キャパシタＣＢはトランジスタ４１の順バイア
ス・ベース・ェミッタ接合を介して放電し、ビット線１
０のビット線キヤパシタＣＡはトランジスタのコレクタ
ーエミツタ路を介して放電する。最終的にはトランジス
タ４１のコレクターベース接合が順バイアスされる。こ
れが生じたときビット線１０の電圧はトランジスタ４１
のコレクターベース電圧（ほぼ０．６５Ｖ）だけビット
線１１の電圧よりも低くなる。・ビット線１０，１１の
間の最初の０．０別の電圧差はこのとき約０．６０Ｖに
増幅されたことになる。これらの亀圧は放電装置４１に
流れる電流及びトランジスタ作用によって決められる。
ビット線１０のこの低電圧レベルはビット線１０１こ接
続されたセル１６に０が書込まれていたことを示す。第
２図に示されているように、ワード線供給回路は同じワ
−ド線に接続された多数のセルに同時に電流を供給する
。従ってワード線１６ａ，１６ｂの間に接続された各セ
ルは供ｖ給回路を介して供ｖ給される電流に従って充電
する。特定のセルが書込まれる速度はこの特定のセルと
供給回路との間の他のセルの状態及びワード線自体の電
流−抵抗効果の関数である。従ってセル１６が書込まれ
る速度はセル１６と供艶給回路との間のセル６０，８０
の状態の関数である。

【図面の簡単な説明】

第１図は本発明において使用しうるメモリ・アレイ構成
を示す図、第２図はアレイの各セルをバイアスするよう
にワード線を駆動するための供給手段を有する本発明の
メモリ・アレイ回を示す図である。 １５ａ，１５ｂ，１６ａ，１６ｂ……ワード線、１０，
１０ａ，１０ｂ，１１……ビット線、１５，１６，６０
，８０……データ・セル、ＣＳ１５，ＣＳ１６，ＣＳ６
０，ＣＳ８０・・・・・・記憶容量、ＣんＣＢ，ＣＣ，
ＣＤ・・・・・・ビット線容量、６１，６２，６５，７
０，７１……トランジスタ。 ＦＩＧ．Ｉ ＦＩＧ．２

Claims (1)

【特許請求の範囲】
1. １ 複数個のデータ・セルと、ワード線と、複数のビツ
   ト線とを有するメモリ・アレイにおいて、前記データ・
   セルは、記憶キヤパシタと、該キヤパシタにコレクタが
   接続し、ベース及びエミツタがビツト線及びワード線に
   それぞれ接続したバイポーラ・トランジスタとを有し、
   前記記憶キヤパシタを充電するため前記コレクタに接続
   された第１の電流供給手段と、前記ビツト線の分布容量
   を充電する第２の電流供給手段とを備え、２値の一方を
   記憶する際、ビツト線及び記憶キヤパシタを充電し、次
   いで前記ワード線の電位を変えて前記ビツト線の分布容
   量電圧により前記トランジスタをターン・オンし前記記
   憶キヤパシタを放電するようにしたメモリ・アレイ。