JPS6020660U - 計時装置 - Google Patents

計時装置

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JPS6020660U
JPS6020660U JP8724084U JP8724084U JPS6020660U JP S6020660 U JPS6020660 U JP S6020660U JP 8724084 U JP8724084 U JP 8724084U JP 8724084 U JP8724084 U JP 8724084U JP S6020660 U JPS6020660 U JP S6020660U
Authority
JP
Japan
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clock signal
control means
generating
system clock
arithmetic
Prior art date
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JP8724084U
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JPS6243410Y2 (ja
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伸太郎 橋本
中川　博英
敏夫 西村
Original Assignee
シャープ株式会社
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Publication date
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Publication of JPS6020660U publication Critical patent/JPS6020660U/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は本考案装置のＬＳＩに使用される論理型　　　
−位回路のブロック図、第２図はクロック信号の波形図
、第３・図は本考案装置に使用するＬＳＩの構成を示す
ブロック図、第５図はその要部ブロック図、第４図は第
３図の動作説明に供するフローチャートである。 ＬＯ：ＬＳＩ、　ＬＣ：ＣＰＵ、　６　：分周部、９：
発振回路、１０：クロックコントロール部。

Claims (1)

    【実用新案登録請求の範囲】
  1. 基本クロック信号を発生する発生手段と、前記基本クロ
    ック信号に基づいてシステムクロック信号を発生する手
    段と、前記基本クロック信号に基づいて秒信号を作成す
    る秒信号作成手段と、前記システムクロック信号の供給
    によって計時演算動作を実行するＣ−ＭＯ３構成の演算
    制御手段と、前記秒信号の発生を検知して前記システム
    クロック信号を前記演算制御手段に供給すると共に、該
    演算制御手段における計時演算動作の終了に伴って前記
    システムクロック信号の前記演算制御手段への供給を停
    止するクロックコントロール手段とを備えたことを特徴
    とする計時装置。
JP8724084U 1984-06-11 1984-06-11 計時装置 Granted JPS6020660U (ja)

Priority Applications (1)

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JP8724084U JPS6020660U (ja) 1984-06-11 1984-06-11 計時装置

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JP8724084U JPS6020660U (ja) 1984-06-11 1984-06-11 計時装置

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Publication Number Publication Date
JPS6020660U true JPS6020660U (ja) 1985-02-13
JPS6243410Y2 JPS6243410Y2 (ja) 1987-11-11

Family

ID=30217154

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JP8724084U Granted JPS6020660U (ja) 1984-06-11 1984-06-11 計時装置

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JPS6243410Y2 (ja) 1987-11-11

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