JPS6018891A - メモリ回路 - Google Patents
メモリ回路Info
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- JPS6018891A JPS6018891A JP58126708A JP12670883A JPS6018891A JP S6018891 A JPS6018891 A JP S6018891A JP 58126708 A JP58126708 A JP 58126708A JP 12670883 A JP12670883 A JP 12670883A JP S6018891 A JPS6018891 A JP S6018891A
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- circuit
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- voltage
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリ回路に関し、とくに電界効果トランジス
゛り（ＦＥＴ）を用いた１トランジスタ・１容量素子か
らなるメモリセルをもつダイナミック型ランダムアクセ
スメモリ（ＲＡＭ）におけるメモリセル情報の読み出し
回路あるいは増幅回路となる差電圧検出回路に関する。
゛り（ＦＥＴ）を用いた１トランジスタ・１容量素子か
らなるメモリセルをもつダイナミック型ランダムアクセ
スメモリ（ＲＡＭ）におけるメモリセル情報の読み出し
回路あるいは増幅回路となる差電圧検出回路に関する。
最近のＭＯ８Ｆ’ＥＴを用いたダイナミックＲＡＭは、
その大容量化及び高速化の進歩が目覚しく、１チツプ当
シのメそり容量が６４にビットから２５６にビットさら
には１Ｍビットのもの、アクセス時間が１２０１Ｓから
１００１８のものが実用化あるいは開発されている。し
かし、このような大容量化、高速化に対する問題が解決
された訳ではない。例えば、１トランジスタ１容量（Ｉ
Ｔｒ）のメモリセルをもったダイナミック型ＲＡＭのセ
ンスアンプ回路による差電圧増幅動作に関連した問題が
大きな問題となっている。
その大容量化及び高速化の進歩が目覚しく、１チツプ当
シのメそり容量が６４にビットから２５６にビットさら
には１Ｍビットのもの、アクセス時間が１２０１Ｓから
１００１８のものが実用化あるいは開発されている。し
かし、このような大容量化、高速化に対する問題が解決
された訳ではない。例えば、１トランジスタ１容量（Ｉ
Ｔｒ）のメモリセルをもったダイナミック型ＲＡＭのセ
ンスアンプ回路による差電圧増幅動作に関連した問題が
大きな問題となっている。
このダイナミック型ＲＡＭの大容量化が進むに従ってセ
ンスアンプ回路によって増幅されるべき差電圧はますま
す減少する傾向にあり、さらにこのセンスアンプ回路の
動作時に生じる雑音電圧は増大する仁とはあっても減少
することはない。また、ダイナミック型ＲＡＭの高速化
においては、差電圧増幅動作に費やす時間がアクセス時
間の多くを占めるようになるため、その差電圧増幅動作
の高速化が要求されてくる。この差電圧増幅動作の高速
化には差電圧の増大化が必要となる。
ンスアンプ回路によって増幅されるべき差電圧はますま
す減少する傾向にあり、さらにこのセンスアンプ回路の
動作時に生じる雑音電圧は増大する仁とはあっても減少
することはない。また、ダイナミック型ＲＡＭの高速化
においては、差電圧増幅動作に費やす時間がアクセス時
間の多くを占めるようになるため、その差電圧増幅動作
の高速化が要求されてくる。この差電圧増幅動作の高速
化には差電圧の増大化が必要となる。
第１図は従来のホールド型ビット線配列をもったダイナ
ミック型ＲＡＭの一部を示す回路図である。この回路は
、フリップフロップのＦＬＡＴ Ｃ４゜ＱＩＩとＦＥ’
ｌ’Ｑ＠からなる標準的なセンスアンプ回路と、それぞ
れ複数のＦｈ Ｔ ＱＴＩ ｔ Ｑ ｒｍからなるＩＴ
ｒメモリセルと、ＥＦＴＱ、、Ｑ、からな如比較電圧を
与えるｐ−ｉ−＋ｈト、各’７− ト！ （ＷＬ、 Ｗ
Ｌ’）タミーワード線（ＤＷＬ、 Ｉ）ＷＩ、”）およ
び一対のビット線（ＢＬ、’Ｉ）とから構成されている
。彦お、ＰＥＴトシてはエンハンスメン１−［ＭＯＳＦ
ＥＴで示している。仁の回路によるメモリセル情報（“
１”。
ミック型ＲＡＭの一部を示す回路図である。この回路は
、フリップフロップのＦＬＡＴ Ｃ４゜ＱＩＩとＦＥ’
ｌ’Ｑ＠からなる標準的なセンスアンプ回路と、それぞ
れ複数のＦｈ Ｔ ＱＴＩ ｔ Ｑ ｒｍからなるＩＴ
ｒメモリセルと、ＥＦＴＱ、、Ｑ、からな如比較電圧を
与えるｐ−ｉ−＋ｈト、各’７− ト！ （ＷＬ、 Ｗ
Ｌ’）タミーワード線（ＤＷＬ、 Ｉ）ＷＩ、”）およ
び一対のビット線（ＢＬ、’Ｉ）とから構成されている
。彦お、ＰＥＴトシてはエンハンスメン１−［ＭＯＳＦ
ＥＴで示している。仁の回路によるメモリセル情報（“
１”。
“０”）の読み出し動作を第２図の一対のビット線（Ｂ
Ｌ、Ｔπ）および各信号線のタイミングチャートを用い
て説明する。
Ｌ、Ｔπ）および各信号線のタイミングチャートを用い
て説明する。
第１図において、ＥＦＴＱ４．Ｑ、のフリップフロップ
回路から々るセンスアンプと接続される一対のビット線
ＢＬおよび「工には、それぞれ複数のＦＥＴＱＴ ｓ
＋ Ｑ Ｔ２を含むＩＴｒメモリセルと各１個のダミー
セル（ＦＥＴＱ ｔ 、 Ｑ ＝）が接続されである。
回路から々るセンスアンプと接続される一対のビット線
ＢＬおよび「工には、それぞれ複数のＦＥＴＱＴ ｓ
＋ Ｑ Ｔ２を含むＩＴｒメモリセルと各１個のダミー
セル（ＦＥＴＱ ｔ 、 Ｑ ＝）が接続されである。
信号φ１はプリチャージ信号であり、メモリセルの読み
出し前にビット線ＢＬ、ＢＬのレベルなＶ、（＞Ｖ、）
レベルに設定しておくための信号でおる。この信号φ１
は読み出し動作開始前にｖ２レベルまで降下する。信号
φ４は、信号φ１とほぼ同相の信号であり、ダミーセル
容量ＣｎＩの対極を読み出し前に、ＦＥＴＱｅ 、 Ｑ
＋ｏによシ同一レベル（Ｖｓ）にしておくだめのクロッ
ク信号である。
出し前にビット線ＢＬ、ＢＬのレベルなＶ、（＞Ｖ、）
レベルに設定しておくための信号でおる。この信号φ１
は読み出し動作開始前にｖ２レベルまで降下する。信号
φ４は、信号φ１とほぼ同相の信号であり、ダミーセル
容量ＣｎＩの対極を読み出し前に、ＦＥＴＱｅ 、 Ｑ
＋ｏによシ同一レベル（Ｖｓ）にしておくだめのクロッ
ク信号である。
ここで一方のＦＩＩＴＱＴＩ側のメモリセルを読み出す
場合、あるワード線（ＷＬ）あるいは駆動信号φ１がｖ
Ｉレベルにカリ、もう一方のＦＥＴＱ＠側のダき−ワー
ド線（ＤＷＬ）すなわち信号φ、がｖルベルになる。こ
れら以外の他のワード線は■２レベルを保持し、またＦ
ＥＴＱ、側のダミーワード線（ＤＷＬりも■諺しベルを
保持する。このようにワード線ＷＬが駆動信号φ、によ
シ、ダミーワード線ＤＷＬが駆動信号φ３によＪＩ Ｖ
ｒレベルまで上昇した時刻Ｔ、から、ビット１ｉＢＬの
レベルはＦ Ｅ Ｔ Ｃ７ｌ ＋ ＱＴｔのメモリセル
情報（“１パ、“０°°）に応じて変化してゆく。一方
、ビット線π丁のレベルは、凌】る固定されたレベルに
向かって変化していく。
場合、あるワード線（ＷＬ）あるいは駆動信号φ１がｖ
Ｉレベルにカリ、もう一方のＦＥＴＱ＠側のダき−ワー
ド線（ＤＷＬ）すなわち信号φ、がｖルベルになる。こ
れら以外の他のワード線は■２レベルを保持し、またＦ
ＥＴＱ、側のダミーワード線（ＤＷＬりも■諺しベルを
保持する。このようにワード線ＷＬが駆動信号φ、によ
シ、ダミーワード線ＤＷＬが駆動信号φ３によＪＩ Ｖ
ｒレベルまで上昇した時刻Ｔ、から、ビット１ｉＢＬの
レベルはＦ Ｅ Ｔ Ｃ７ｌ ＋ ＱＴｔのメモリセル
情報（“１パ、“０°°）に応じて変化してゆく。一方
、ビット線π丁のレベルは、凌】る固定されたレベルに
向かって変化していく。
ここでメモリセル情報が“１”であった場合のビット線
１３Ｌの到達レベルをＢ Ｌ（ｔｌ、メモリセル情報が
“０”であった場合のビット線ＢＬの到達レベルをＢＬ
（０）ぞしてビット線Ｔｎの到達する固定レベル、すな
わちダミーセルが与えるレベルを■Ｉ（０）＝ＴＴ（１
）−Ｖ、とする。ＢＬ（０）、ＢＬ（１）および■３の
レベルは電荷の容量分配によシ簡単に次のように計算さ
れる。ただし、メモリセル情報が“１”の場合に、メモ
リセル容ｆｔｃｓの対極の一方はｖＩレベルであった（
通常はリークなどによシｖルベルよシ下のレベルにある
が）と仮定する。
１３Ｌの到達レベルをＢ Ｌ（ｔｌ、メモリセル情報が
“０”であった場合のビット線ＢＬの到達レベルをＢＬ
（０）ぞしてビット線Ｔｎの到達する固定レベル、すな
わちダミーセルが与えるレベルを■Ｉ（０）＝ＴＴ（１
）−Ｖ、とする。ＢＬ（０）、ＢＬ（１）および■３の
レベルは電荷の容量分配によシ簡単に次のように計算さ
れる。ただし、メモリセル情報が“１”の場合に、メモ
リセル容ｆｔｃｓの対極の一方はｖＩレベルであった（
通常はリークなどによシｖルベルよシ下のレベルにある
が）と仮定する。
Ｂ収１）＝Ｖｔ
・ −５−
ここで、ＣＢはビット線のもつ容量成分、Ｃ８はメモリ
セル容量値、ＣＲはダミーセル容量値である。
セル容量値、ＣＲはダミーセル容量値である。
通常、電圧■１はダミ→ル容−ｋＣｎをコントロールす
ることにより、ＢＬ（１）とＢＬ（０）のレベルの中間
レベルに設定される。
ることにより、ＢＬ（１）とＢＬ（０）のレベルの中間
レベルに設定される。
Ｖ−百（Ｂ Ｌ（１）＋ Ｂ Ｌ（０） ）よって、セ
ンスアンプに入力される差電圧あるいはセンスアンプが
増幅すべき差電圧Δは、メモリセル情報（“１″、′０
”）とは無関係に次式で与えられこれらビット線ＢＬ
、ＢＬの間でこの差電圧Δがついた後、あるいは、セン
スアンプに入力された後、時刻Ｔ、において、センスア
ンプ駆動信号φ。
ンスアンプに入力される差電圧あるいはセンスアンプが
増幅すべき差電圧Δは、メモリセル情報（“１″、′０
”）とは無関係に次式で与えられこれらビット線ＢＬ
、ＢＬの間でこの差電圧Δがついた後、あるいは、セン
スアンプに入力された後、時刻Ｔ、において、センスア
ンプ駆動信号φ。
６−
がｖＩレベルに上昇し、低レベル側のビット線すなわち
ＢＬ（０）あるいは１３Ｌ（１）が■雪しベルまで下降
する。とうしてメモリセル情報“１”を読み出す場合、
ビット線ＢＬ（１）は高いＩ１１圧レベル■１を保持し
、一方″０”を読み出す場合、ビット線ＢＬ（０）は、
低い電圧レベルＶ！になシ、センスアンプの正しい読み
出し動作を終了する。
ＢＬ（０）あるいは１３Ｌ（１）が■雪しベルまで下降
する。とうしてメモリセル情報“１”を読み出す場合、
ビット線ＢＬ（１）は高いＩ１１圧レベル■１を保持し
、一方″０”を読み出す場合、ビット線ＢＬ（０）は、
低い電圧レベルＶ！になシ、センスアンプの正しい読み
出し動作を終了する。
これまでの説明は、センスアンプにとって増幅できうる
十分な差電圧Δが存在して正常に動作した場合であって
、差電圧Δが小さくなりた場合には誤動作することがあ
わ、ＢＬ（４）、１ｎ（ｏ）が高いレベルを保持しなく
なる。す力わち、ダイナミック型ＲＡＭの大容量化が進
むにつれ、ビット線の容量ＣＢは増大し、また低電源電
圧化が進むにっれＶ＋は小さくな択そのため差電圧△ は小さく々る。また、高速化が進むにつれ、時間（Ｔ＋
Ｔｏ）は短縮され、実質的に差電圧△はさらに小さく
なる。
十分な差電圧Δが存在して正常に動作した場合であって
、差電圧Δが小さくなりた場合には誤動作することがあ
わ、ＢＬ（４）、１ｎ（ｏ）が高いレベルを保持しなく
なる。す力わち、ダイナミック型ＲＡＭの大容量化が進
むにつれ、ビット線の容量ＣＢは増大し、また低電源電
圧化が進むにっれＶ＋は小さくな択そのため差電圧△ は小さく々る。また、高速化が進むにつれ、時間（Ｔ＋
Ｔｏ）は短縮され、実質的に差電圧△はさらに小さく
なる。
したがって、この回路のように、ダミーセル容量ＣＲを
固定し、ＢＬ（１）、 ＢＬ（０）に対する比較電圧レ
ベルをＢ Ｌ（１）−Ｂ Ｌ（０）−Ｖｓに固定する方
式では、差電圧Δが電圧レベル看、ビット線の容量ＣＢ
１メモリセルの容量Ｃ８によりｐ定されてしまうため、
ＲＡＭの大容量化、高速化に伴い少さくガって誤動作す
ることがあるという欠点があった。
固定し、ＢＬ（１）、 ＢＬ（０）に対する比較電圧レ
ベルをＢ Ｌ（１）−Ｂ Ｌ（０）−Ｖｓに固定する方
式では、差電圧Δが電圧レベル看、ビット線の容量ＣＢ
１メモリセルの容量Ｃ８によりｐ定されてしまうため、
ＲＡＭの大容量化、高速化に伴い少さくガって誤動作す
ることがあるという欠点があった。
本発明の目的は、これらの欠点を解決し、同一電源電圧
および同一ビット線容量ＣＢ１同一メモリセル容量Ｃ８
において、センスアンプに入力される差電圧を増大させ
ることによシ、誤動作をなくすようにしたメモリ回路を
提供することにある。
および同一ビット線容量ＣＢ１同一メモリセル容量Ｃ８
において、センスアンプに入力される差電圧を増大させ
ることによシ、誤動作をなくすようにしたメモリ回路を
提供することにある。
本発明のメモリ回路の構成は、一対の節点で交差接続さ
れた第１および第２の電界効果トランジスタ（以下Ｆ１
３Ｔという）によ多形成されるフリップフロップ回路と
、前記一対の節点のそれぞれと接続される各ビット線に
各ドレインが接続され第１のクロック信号線によってそ
れぞれオンオフされる第３および第４のＦＩＴと、前記
第４のＦＥＴのソースに接続されるドレインと前記第３
のＦＥＴのソースと接続されるゲートと所定のハイレベ
ルを発生する第２のクロック信号線と接続されるソース
とをもつ第５のＦＬＡＴとを含む差電圧検知回路によシ
メモリセル情報を判定することを特徴とする。
れた第１および第２の電界効果トランジスタ（以下Ｆ１
３Ｔという）によ多形成されるフリップフロップ回路と
、前記一対の節点のそれぞれと接続される各ビット線に
各ドレインが接続され第１のクロック信号線によってそ
れぞれオンオフされる第３および第４のＦＩＴと、前記
第４のＦＥＴのソースに接続されるドレインと前記第３
のＦＥＴのソースと接続されるゲートと所定のハイレベ
ルを発生する第２のクロック信号線と接続されるソース
とをもつ第５のＦＬＡＴとを含む差電圧検知回路によシ
メモリセル情報を判定することを特徴とする。
本発明によれば、多くの回路素子を用いずに、またチッ
プ面積も大きくすることなく、同一基準、同一構成から
なるダイナミック屋メモリにおいて、センスアンプに要
求される感度を緩和でき、またセンスアンプに要求した
感度をそのｔまとするならば大容量化（ＣＢの増大化）
が可能とな如、さらに低電源電圧（■１の低下）による
駆動を可能とし、高速動作を可能とする。
プ面積も大きくすることなく、同一基準、同一構成から
なるダイナミック屋メモリにおいて、センスアンプに要
求される感度を緩和でき、またセンスアンプに要求した
感度をそのｔまとするならば大容量化（ＣＢの増大化）
が可能とな如、さらに低電源電圧（■１の低下）による
駆動を可能とし、高速動作を可能とする。
以下図面によシ本発明の詳細な説明する。
第３図は本発明の実施例の一部を示した回路図、第４図
はこの実施例の一対のビット線（ＢＬ、ｉ；）および各
信号線のタイムチャートである。この実施例は、第１図
の構成に対してＦＢＴＱ＊ｔ〜ＱＩ４が付加されたもの
であるが、基本構成としては第１のりｐツク信号（φ■
またはφ、ｌ ）にょシ駆動され９− る第３のＰＥＴ（ＱｌｌまたはＱ 、、）が追加された
ものであｊ９、ＦＥＴＱ、３．、、は付加的な制御回路
とみなされる。す力わち、この回路の基本構成は、第１
および第２０Ｆ Ｅ Ｔ （Ｑ４ 、Ｑｓ）からなるフ
リップフロップと、第１のクロック信号（φ１またはφ
、′）によシ駆動される第３および第４のＦ ＥＴ （
Ｑｏ 、ＱａまたはＱ、、 、Ｑ、、 ）と、第５０Ｆ
Ｅ Ｔ （ＱＩＯまたはＱ、）と、さらに制御用Ｆ
Ｅ Ｔ （Ｑｌｓ 、Ｑ１４ ）とから構成される。こ
の回路は、（第５の） Ｆ Ｅ Ｔ ＱＩｏ （Ｑｓ
）のゲート・ソース間電圧をビット線の電位ＢＬ（１）
。
はこの実施例の一対のビット線（ＢＬ、ｉ；）および各
信号線のタイムチャートである。この実施例は、第１図
の構成に対してＦＢＴＱ＊ｔ〜ＱＩ４が付加されたもの
であるが、基本構成としては第１のりｐツク信号（φ■
またはφ、ｌ ）にょシ駆動され９− る第３のＰＥＴ（ＱｌｌまたはＱ 、、）が追加された
ものであｊ９、ＦＥＴＱ、３．、、は付加的な制御回路
とみなされる。す力わち、この回路の基本構成は、第１
および第２０Ｆ Ｅ Ｔ （Ｑ４ 、Ｑｓ）からなるフ
リップフロップと、第１のクロック信号（φ１またはφ
、′）によシ駆動される第３および第４のＦ ＥＴ （
Ｑｏ 、ＱａまたはＱ、、 、Ｑ、、 ）と、第５０Ｆ
Ｅ Ｔ （ＱＩＯまたはＱ、）と、さらに制御用Ｆ
Ｅ Ｔ （Ｑｌｓ 、Ｑ１４ ）とから構成される。こ
の回路は、（第５の） Ｆ Ｅ Ｔ ＱＩｏ （Ｑｓ
）のゲート・ソース間電圧をビット線の電位ＢＬ（１）
。
ＢＬ（０）との電位差によシ制御するため、（第３の）
Ｆ Ｅ Ｔ Ｑｏ （Ｑ＋−）を介してビット線ＢＬと
第５のＦ ＥＴ ＱＩｏ （Ｑｅ ）とが接続されるこ
とを特徴とする。
Ｆ Ｅ Ｔ Ｑｏ （Ｑ＋−）を介してビット線ＢＬと
第５のＦ ＥＴ ＱＩｏ （Ｑｅ ）とが接続されるこ
とを特徴とする。
なお、フリップフロップ回路は従来例と同様にセンスア
ンプ回路を構成するものであシ、第５のＦ Ｅ ’１’
Ｑ、、は単独でカットオフ（ＣＵＴ ＯＦ’ｆｉ’）
時において ダミーセル容量として働くこともできるが
、別に容量素子を第５のＦ Ｂ Ｔ Ｑ、、のドＬ／（
ン・ソース間に付加してセンスアンプノ両接１０− 点（Ｎ、、Ｎ、）間における平衡性を保つこともでき、
る。
ンプ回路を構成するものであシ、第５のＦ Ｅ ’１’
Ｑ、、は単独でカットオフ（ＣＵＴ ＯＦ’ｆｉ’）
時において ダミーセル容量として働くこともできるが
、別に容量素子を第５のＦ Ｂ Ｔ Ｑ、、のドＬ／（
ン・ソース間に付加してセンスアンプノ両接１０− 点（Ｎ、、Ｎ、）間における平衡性を保つこともでき、
る。
次に、この実施例をメモリセル情報の読み出し動作開始
前に、回路の各節点に必要なレベルを与えておく期間（
以下スタンバイ時という）と読み出し動作実行期間（以
下アクティブ時という）に分けて説明する。
前に、回路の各節点に必要なレベルを与えておく期間（
以下スタンバイ時という）と読み出し動作実行期間（以
下アクティブ時という）に分けて説明する。
まず、スタンバイ時には、ビット線ＢＬ、Ｂ℃およびＦ
Ｅ Ｔ Ｑ４ ＋Ｑ” 、Ｑｅからなるセンスアンプ
の各節点は、プリチャージ駆動信号φ、によりＦＥＴＱ
ｌ。
Ｅ Ｔ Ｑ４ ＋Ｑ” 、Ｑｅからなるセンスアンプ
の各節点は、プリチャージ駆動信号φ、によりＦＥＴＱ
ｌ。
Ｑ、 、Ｑ、が駆動されてプリチャージされる。
また、アクティブ時にチャージされる節点Ｎ ＋ ＨＮ
４は、プリチャージ信号φ１により節点Ｎ＝、Ｎｓも同
様にプリチャージされているため、一対のビット線間に
差電圧がついた後、時刻Ｔｔにおいて、ダミーワード線
駆動信号φ３をｖ鵞しベルに降下させ、Ｆ Ｂ！ Ｔ
Ｑｅ 、ＱｏをＯＦＦさせた後、信号φ４をｈレベルに
降下させることによｊ５、ＦＥＴＱ、、ＱＩＧを介して
ディスチャージ（放りされる。また、節点Ｎ、、Ｎ、は
１信号φ重によってＦ Ｅ Ｔ ＱＣｓ 、Ｑ１０を介
してディスチャージされる。ｈお、スタンバイ時におい
ては、ワード線駆動信号φ黛、ダミーワード線駆動信号
φ３およびセンスアンプ駆動信号φ６のレベルハＶ、レ
ベルニする。
４は、プリチャージ信号φ１により節点Ｎ＝、Ｎｓも同
様にプリチャージされているため、一対のビット線間に
差電圧がついた後、時刻Ｔｔにおいて、ダミーワード線
駆動信号φ３をｖ鵞しベルに降下させ、Ｆ Ｂ！ Ｔ
Ｑｅ 、ＱｏをＯＦＦさせた後、信号φ４をｈレベルに
降下させることによｊ５、ＦＥＴＱ、、ＱＩＧを介して
ディスチャージ（放りされる。また、節点Ｎ、、Ｎ、は
１信号φ重によってＦ Ｅ Ｔ ＱＣｓ 、Ｑ１０を介
してディスチャージされる。ｈお、スタンバイ時におい
ては、ワード線駆動信号φ黛、ダミーワード線駆動信号
φ３およびセンスアンプ駆動信号φ６のレベルハＶ、レ
ベルニする。
次にアクティブ時における各節点レベル、各信号レベル
について説明する。
について説明する。
ワード線ＷＬの駆動信号φ２がｖルベルまで上昇した時
刻Ｔｏから、ビット線ＢＬのレベルはメモリセル情報（
“１”１ｌｏｌ＋）に応じて変化し、それぞれＢＬ（１
）、 ＢＬ（０）のレベルへと向かう。ダミーワード線
ＤＷＬの駆動信号φ、およびクロック信号φ４は時刻Ｔ
ｏより遅れた時刻Ｉｌｌ 、からそれぞれｖＩレベル、
■４レヘルへト上昇スル。ＢＬ（１）のレベルは、ＦＥ
ＴＱＩＧのゲート電圧ＢＬ（１）とソース電圧■４とに
よシＦ Ｅ Ｔ Ｑ ＋ｏを導通状態とし、Ｖ４レベル
へと降下する。一方、′Ｆｎ：（０）のレベルは、Ｆ
ＥＴ Ｑｔｏ Ｏ’ｊ−ト電圧がＢＬ（１）よシも低い
レベルのＢＬ（０）であるため、ＦＥＴＱ、、が非導通
状態を保持することとなシ、容量分割によ、６、ｖ、レ
ベルよシわずかに下がったレベルになる。
刻Ｔｏから、ビット線ＢＬのレベルはメモリセル情報（
“１”１ｌｏｌ＋）に応じて変化し、それぞれＢＬ（１
）、 ＢＬ（０）のレベルへと向かう。ダミーワード線
ＤＷＬの駆動信号φ、およびクロック信号φ４は時刻Ｔ
ｏより遅れた時刻Ｉｌｌ 、からそれぞれｖＩレベル、
■４レヘルへト上昇スル。ＢＬ（１）のレベルは、ＦＥ
ＴＱＩＧのゲート電圧ＢＬ（１）とソース電圧■４とに
よシＦ Ｅ Ｔ Ｑ ＋ｏを導通状態とし、Ｖ４レベル
へと降下する。一方、′Ｆｎ：（０）のレベルは、Ｆ
ＥＴ Ｑｔｏ Ｏ’ｊ−ト電圧がＢＬ（１）よシも低い
レベルのＢＬ（０）であるため、ＦＥＴＱ、、が非導通
状態を保持することとなシ、容量分割によ、６、ｖ、レ
ベルよシわずかに下がったレベルになる。
本発明の構成によれば、（第５の）ＦＥＴＱ、６のゲー
ト電圧をビット線ＢＬ電位が制御してこのＦ Ｅ Ｔ
ＱＩｏのもつ容１．を制御するので、メモリセル情報“
１”および“Ｏ”がビット線上に伝達されたレベルＢＬ
（０）およびＢ Ｉ、（１）と、センスアンプによって
比較される電圧レベルとが、ＢＬ（０）に対する場合の
電圧レベルと、ＢＬ（１）に対する場合の電圧レベルと
で異なってくる。すなわち、従来のように■３−■Ｌ（
１）＝ Ｂ石（０）の場合と異なシ、Ｔｒｍ ＜ Ｖ’
、 ＜［Ｉ；（０） となる。このことから、センスアンプに入力される差電
圧δは、 δ＝ Ｂ Ｌ（１）−’１３ Ｌ（１）＞Δ−１３Ｌ（
１）−Ｖ。
ト電圧をビット線ＢＬ電位が制御してこのＦ Ｅ Ｔ
ＱＩｏのもつ容１．を制御するので、メモリセル情報“
１”および“Ｏ”がビット線上に伝達されたレベルＢＬ
（０）およびＢ Ｉ、（１）と、センスアンプによって
比較される電圧レベルとが、ＢＬ（０）に対する場合の
電圧レベルと、ＢＬ（１）に対する場合の電圧レベルと
で異なってくる。すなわち、従来のように■３−■Ｌ（
１）＝ Ｂ石（０）の場合と異なシ、Ｔｒｍ ＜ Ｖ’
、 ＜［Ｉ；（０） となる。このことから、センスアンプに入力される差電
圧δは、 δ＝ Ｂ Ｌ（１）−’１３ Ｌ（１）＞Δ−１３Ｌ（
１）−Ｖ。
あるいは
δ＋＝■Ｔ（ｏ） −Ｂ Ｌ （０））Δ−■寥−ＢＬ
（０）とな、り 、Ｖｌ、ＣＢ 、ＣＢが従来の値と同
値であっても、または電圧差（Ｂ Ｌ（１）−Ｂ Ｌ（
０） ＩＩが従来の値と同値であっても、センスアンプ
にとっての増幅すべき差電圧は拡大することになる。
（０）とな、り 、Ｖｌ、ＣＢ 、ＣＢが従来の値と同
値であっても、または電圧差（Ｂ Ｌ（１）−Ｂ Ｌ（
０） ＩＩが従来の値と同値であっても、センスアンプ
にとっての増幅すべき差電圧は拡大することになる。
このようにレベル変化を受けた各ビット線ＢＬ１３−
とＢＬとの差電圧は、時刻Ｔ３においてセンスアンプ駆
動信号φδをｖルベルに上昇させることによシ従来と同
様に増幅できるが、このセンスアンプの増幅すべき差電
圧δは従来の差電圧Δよりも増大している。したがって
、本発明の回路によれば、センスアンプの差電圧を増大
できるので誤動作を少（１，ＲＡＭの大容量化、高速化
にも対処できるメモリ回路を得ることができる。
動信号φδをｖルベルに上昇させることによシ従来と同
様に増幅できるが、このセンスアンプの増幅すべき差電
圧δは従来の差電圧Δよりも増大している。したがって
、本発明の回路によれば、センスアンプの差電圧を増大
できるので誤動作を少（１，ＲＡＭの大容量化、高速化
にも対処できるメモリ回路を得ることができる。
力お、この実施例はホールド型ビット線配列によシ説明
したが、オープン型ビット線配列にも本発明が適用でき
ることは明らかである。
したが、オープン型ビット線配列にも本発明が適用でき
ることは明らかである。
第１図は従来のホールド型ビット線配列のメモリ回路の
部分回路図、第２図は第１図の回路におけるセンスアン
プの一対のビット線ＢＬ、ＢＬおよび各信号線のタイき
ングチャート、第３図は本発明の一実施例の部分回路図
、第４図は第３図におけるビット線および各信号線のタ
イミングチャートである。図において １４− ＣＢ１．宜・・・・・・ダミーセル容量、Ｃ６１−・・
・・・・メモ１）セル容量、Ｎｌ−４・・・・・・節点
、Ｑ＋＝Ｑ１４・・・・・・ＭＯ８型ＦＥＴ、φ１・・
・・・・クロック信号、である。 １５− 第２図 第４図
部分回路図、第２図は第１図の回路におけるセンスアン
プの一対のビット線ＢＬ、ＢＬおよび各信号線のタイき
ングチャート、第３図は本発明の一実施例の部分回路図
、第４図は第３図におけるビット線および各信号線のタ
イミングチャートである。図において １４− ＣＢ１．宜・・・・・・ダミーセル容量、Ｃ６１−・・
・・・・メモ１）セル容量、Ｎｌ−４・・・・・・節点
、Ｑ＋＝Ｑ１４・・・・・・ＭＯ８型ＦＥＴ、φ１・・
・・・・クロック信号、である。 １５− 第２図 第４図
Claims (1)
- 一対の節点で交差接続された第１および第２の電界効果
トランジスタ（以下ＰＥＴという）によυ形成されるフ
リップフロップ回路と、前記一対の節点のそれぞれと接
続される各ビット線に各ドレインが接続され第１のクロ
ック信号線によってそれぞれオンオフされる第３および
第４のＦＥＴと、前記第４のＰＥＴのソースに接続され
るドレインと前記第３のＦＥＴｍソースと接続されるゲ
ートと所定のハイレベルを発生する第２のりｐツク信号
線と接続されるソースとをもつ第５のＦＥＴとを含む差
電圧検知回路によシメモリセル情報を判定することを特
徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58126708A JPS6018891A (ja) | 1983-07-12 | 1983-07-12 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58126708A JPS6018891A (ja) | 1983-07-12 | 1983-07-12 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6018891A true JPS6018891A (ja) | 1985-01-30 |
Family
ID=14941887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58126708A Pending JPS6018891A (ja) | 1983-07-12 | 1983-07-12 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6018891A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5845668A (en) * | 1988-12-23 | 1998-12-08 | British Gas Plc | Enhancing pipes |
-
1983
- 1983-07-12 JP JP58126708A patent/JPS6018891A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5845668A (en) * | 1988-12-23 | 1998-12-08 | British Gas Plc | Enhancing pipes |
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