JPS60187018A - 描画装置 - Google Patents
描画装置Info
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- JPS60187018A JPS60187018A JP4201284A JP4201284A JPS60187018A JP S60187018 A JPS60187018 A JP S60187018A JP 4201284 A JP4201284 A JP 4201284A JP 4201284 A JP4201284 A JP 4201284A JP S60187018 A JPS60187018 A JP S60187018A
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- Japan
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- 238000012545 processing Methods 0.000 claims abstract description 20
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 abstract description 4
- 238000000609 electron-beam lithography Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012958 reprocessing Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、描画技術、特に、粒子線を用いて微細図形を
描画する技術に関し、たとえば、半導体装置の製造にお
いて回路パターンを作成するのに使用して有効な技術に
関する。
描画する技術に関し、たとえば、半導体装置の製造にお
いて回路パターンを作成するのに使用して有効な技術に
関する。
半導体装置の製造において、電子線描画装置を使用する
場合、パターンデータにコンビーータ等による演算処理
および補正処理を加えて描画装置の鏡筒を制御して所望
のパターンを描画させるためのパターン信号を得る必要
があると、考えられる。
場合、パターンデータにコンビーータ等による演算処理
および補正処理を加えて描画装置の鏡筒を制御して所望
のパターンを描画させるためのパターン信号を得る必要
があると、考えられる。
しかし、処理して得られたパターン信号により鏡筒を制
御する場合、演算処理部および補正処理部の誤り（エラ
ー）が検出されないため、描画の信頼性が低下するとい
う問題点があることが、本発明者によって明らかにされ
た。
御する場合、演算処理部および補正処理部の誤り（エラ
ー）が検出されないため、描画の信頼性が低下するとい
う問題点があることが、本発明者によって明らかにされ
た。
本発明の目的は、高い信頼性を得ることができる描画技
術を提供することにある。
術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
を簡単に説明すれば、次の通りである。
すなわち、パターン信号発生装置の一部を２系統以上に
構成し、各系統の出力を比較することＫより、エラーを
確実に検出するようになして信頼性を高めるようにした
ものである。
構成し、各系統の出力を比較することＫより、エラーを
確実に検出するようになして信頼性を高めるようにした
ものである。
図は本発明の一実施例である電子線描画装置を示すプ關
ツク図である。
ツク図である。
本実施例において、この電子線描画装置はパターン信号
発生装置１を備えており、このパターン信号発生装置１
は、外部のパターンデータメモリー２からのパターンデ
ータな一時的に記憶するバッファメモリ一部３と、バッ
ファメモリ一部３の出力端に互いに並列に接続された第
１演算処理部４Ａおよび第２演算処理部４Ｂと、両演算
処理部４Ａ、４Ｂにそれぞれ直列に接続された第１補正
回路部５Ａおよび第２補正回路部５Ｂと、両補正回路部
５Ａ、５Ｂの出力端に接続された比較回路部６と、比較
回路部６の出力端に接続された描画制御信号発生部７と
を備えている。描画制御信号発生部７は発生し１こ描画
制御信号を電子線描画装置における鏡筒制御部８に送出
するとともに、信号発生状態を両補正回路部５Ａ、５Ｂ
にフィードバックするように構成されている。
発生装置１を備えており、このパターン信号発生装置１
は、外部のパターンデータメモリー２からのパターンデ
ータな一時的に記憶するバッファメモリ一部３と、バッ
ファメモリ一部３の出力端に互いに並列に接続された第
１演算処理部４Ａおよび第２演算処理部４Ｂと、両演算
処理部４Ａ、４Ｂにそれぞれ直列に接続された第１補正
回路部５Ａおよび第２補正回路部５Ｂと、両補正回路部
５Ａ、５Ｂの出力端に接続された比較回路部６と、比較
回路部６の出力端に接続された描画制御信号発生部７と
を備えている。描画制御信号発生部７は発生し１こ描画
制御信号を電子線描画装置における鏡筒制御部８に送出
するとともに、信号発生状態を両補正回路部５Ａ、５Ｂ
にフィードバックするように構成されている。
次に作用を説明する。
外部のパターンデータメモリー２に格納されていた半導
体装置の回路に関するパターンデータはバッファメモリ
一部３に移換され、バッファメモリ一部３から第１およ
び第２演算処理部４Ａ、４Ｂに同一に転送される。
体装置の回路に関するパターンデータはバッファメモリ
一部３に移換され、バッファメモリ一部３から第１およ
び第２演算処理部４Ａ、４Ｂに同一に転送される。
第１および第２演算処理部４Ａ、４Ｂは、あらかじめ設
定されている演算処理プログラムにより、転送されたパ
ターンデータに同一の演算処理をそれぞれ実行し、所定
のパターン信号を発生して第１および第２補正回路部５
Ａ、５Ｂにそれぞれ送出する。
定されている演算処理プログラムにより、転送されたパ
ターンデータに同一の演算処理をそれぞれ実行し、所定
のパターン信号を発生して第１および第２補正回路部５
Ａ、５Ｂにそれぞれ送出する。
第１および第２補正回路部５Ａ、５Ｂは、描画制御信号
発生部７からのフィードバック信号に基づきパターン信
号に同一の補正をそれぞれ加え、所定の補正パターン信
号を発生して、比較回路部６の一対の入力端にそれぞれ
送出する。
発生部７からのフィードバック信号に基づきパターン信
号に同一の補正をそれぞれ加え、所定の補正パターン信
号を発生して、比較回路部６の一対の入力端にそれぞれ
送出する。
比較回路部６は第１および第２補正回路部５Ａと５Ｂと
からの両パターン信号を比較し、同一である場合、一方
の信号を描画制御信号発生部７に送出する。比較回路部
６は、両パターン信号に相異がある場合、エラーがある
としてエラー検出信号を発生し、処理の中止または再処
理等々の適当な措置の指令を促す。このエラーの原因は
、第１演算処理部４Ａまたは第２演算処理部４Ｂ、第１
補正回路部５Ａまたは第２補正回路部５Ｂにあることに
なるが、通常、これらが同じミスを繰り返えすことは殆
ど皆無であるので、再処理を自動的に実行するように措
置すれば足りる。同一エラーが続発する場合には、いず
れかにプログラミングのミス等があると考えられる。
からの両パターン信号を比較し、同一である場合、一方
の信号を描画制御信号発生部７に送出する。比較回路部
６は、両パターン信号に相異がある場合、エラーがある
としてエラー検出信号を発生し、処理の中止または再処
理等々の適当な措置の指令を促す。このエラーの原因は
、第１演算処理部４Ａまたは第２演算処理部４Ｂ、第１
補正回路部５Ａまたは第２補正回路部５Ｂにあることに
なるが、通常、これらが同じミスを繰り返えすことは殆
ど皆無であるので、再処理を自動的に実行するように措
置すれば足りる。同一エラーが続発する場合には、いず
れかにプログラミングのミス等があると考えられる。
描画制御信号発生部７は、比較回路部６を介して転送さ
れて来るバターレ信号に基づき描画制御信号を発生し、
鏡筒制御部８に送出する。鏡筒制御部８はこの制御信号
により、鏡筒（図示せず）を操作して所望の回路パター
ンを描画させる。
れて来るバターレ信号に基づき描画制御信号を発生し、
鏡筒制御部８に送出する。鏡筒制御部８はこの制御信号
により、鏡筒（図示せず）を操作して所望の回路パター
ンを描画させる。
（１）パターン信号発生装置の一部を少なくとも２系統
に構成し１両系統の出力を比較することにより、両系統
におけるエラーを確実に検出することができるため、描
画の信頼性を向上することができる。
に構成し１両系統の出力を比較することにより、両系統
におけるエラーを確実に検出することができるため、描
画の信頼性を向上することができる。
（２１パターン信号発生装置の一部を３系統以上に構成
することにより、故障のある系統を推定解析することが
できる。
することにより、故障のある系統を推定解析することが
できる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではな（、その要旨を逸脱しない範囲で椎々変更可能
である゛ことはいうまでもない。
体的に説明したが、本発明は前記実施例に限定されるも
のではな（、その要旨を逸脱しない範囲で椎々変更可能
である゛ことはいうまでもない。
たとえば、２系統に構成するに限らず、３系統以上に構
成してもよいが、過多であると、エラーの危険性が増加
してエラー検出が頻発するため、ス゛ループツトが低下
する。
成してもよいが、過多であると、エラーの危険性が増加
してエラー検出が頻発するため、ス゛ループツトが低下
する。
演算処理部と補正回路部とを２系統以上に構成するに限
らず、描画制御信号発生部を含めて２系統以上に構成し
てもよい。
らず、描画制御信号発生部を含めて２系統以上に構成し
てもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である電子線描画装置に適
用した場合について説明したが、それに限定されるもの
ではなく、たとえば、光。
をその背景となった利用分野である電子線描画装置に適
用した場合について説明したが、それに限定されるもの
ではなく、たとえば、光。
イオンビーム、Ｘ線等を用いた描画装置にも適用できる
。
。
図は本発明の一実施例を示すブロック図である。
１・・・パターン信号発生装置、２・・・パターンデー
タメモリー、３・・・バッファメモリ一部、４ん４Ｂ・
・・演算処理部、５Ａ、５Ｂ・・・補正回路部、６・・
・比較回路部、７・・・描画制御信号発生部、８・・・
鏡筒制御部。 代理人 弁理士 高 橋 明 奏−＼ （、ヲ
タメモリー、３・・・バッファメモリ一部、４ん４Ｂ・
・・演算処理部、５Ａ、５Ｂ・・・補正回路部、６・・
・比較回路部、７・・・描画制御信号発生部、８・・・
鏡筒制御部。 代理人 弁理士 高 橋 明 奏−＼ （、ヲ
Claims (1)
- 【特許請求の範囲】 １、パターンデータに基きパターン信号を発生するパタ
ーン信号発生装置を備えた描画装置において、前記パタ
ーン信号発生装置の一部が２系統以上に構成され、各系
統の出力信号の異同が比較されるように構成されている
ことを特徴とする描画装置。 ２、パターンデータな演算処理する演算処理部と、演算
処理済データに描画制御信号発生部の状態に応じた補正
信号により補正を加える補正部とが、２系統以上に構成
されていることを特徴とする特許請求の範囲第１項記載
の描画装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4201284A JPS60187018A (ja) | 1984-03-07 | 1984-03-07 | 描画装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4201284A JPS60187018A (ja) | 1984-03-07 | 1984-03-07 | 描画装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60187018A true JPS60187018A (ja) | 1985-09-24 |
Family
ID=12624265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4201284A Pending JPS60187018A (ja) | 1984-03-07 | 1984-03-07 | 描画装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60187018A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61154030A (ja) * | 1984-12-26 | 1986-07-12 | Fujitsu Ltd | 電子ビ−ム露光方法及び電子ビ−ム露光装置 |
-
1984
- 1984-03-07 JP JP4201284A patent/JPS60187018A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61154030A (ja) * | 1984-12-26 | 1986-07-12 | Fujitsu Ltd | 電子ビ−ム露光方法及び電子ビ−ム露光装置 |
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