JPS60183875U - Ｃｃｄ出力信号検査装置 - Google Patents

Ｃｃｄ出力信号検査装置

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Publication number
JPS60183875U
JPS60183875U JP7120184U JP7120184U JPS60183875U JP S60183875 U JPS60183875 U JP S60183875U JP 7120184 U JP7120184 U JP 7120184U JP 7120184 U JP7120184 U JP 7120184U JP S60183875 U JPS60183875 U JP S60183875U
Authority
JP
Japan
Prior art keywords
ccd
output signal
write pulse
designated address
circuit
Prior art date
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Pending
Application number
JP7120184U
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English (en)
Inventor
信雄 中村
Original Assignee
日本電気株式会社
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Publication date
Application filed by 日本電気株式会社 filed Critical 日本電気株式会社
Priority to JP7120184U priority Critical patent/JPS60183875U/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は本考案の一実施例を示すブロック図である。 ＳＯ・・・・・−ＣＣＤの出力信号、Ｓｌ・・・・・・
ＣＣＤの移送りロック、Ｓ２・・・・・・ＣＣＤのピッ
トクロック、Ｓ３・・・・・・サンプルパルス、Ｓ４・
・・・・・書キ込みパルス、Ｓ５・・・アドレス更新パ
ルス、１・・・プリセットカウンタ、２・・・・・・シ
フトレジスタ、３・・・・・・サンプルホールド回路、
４・・・・・・Ａ／Ｄコンバータ、５・・・・・・加算
器、６・・・・・・記憶部、７・・・・・・表示部。

Claims (1)

    【実用新案登録請求の範囲】
  1. 立上り及び立下りの時点がＣＣＤの移送りロックに同期
    しており、時間幅がその移送りロックの゛周期の整数倍
    である矩形波の信号を生ずる回路と、前記矩形波信号の
    前記時間幅内に前記ＣＣＤのピットクロックを受けたと
    きに、このピットクー　　ロックから第１の所定時間遅
    れたサンプルパルス、このサンプリングパルスから第２
    の所定時間遅れた書き込みパルス及び二の書き込みパル
    スから第３の所定時間遅れたアドレス更新パルスを発生
    する回路と、前記サンプルパルスに同期して前記ＣＣＤ
    の出力信号の標本化及び符号化を行いデジタルデータを
    発生する回路と、第１及び第２のデータ入力端子があり
    、その第１のデータ入力端子に前記デジタルデータを受
    ける加算器と、前記移送りロックに同期して指定アドレ
    スがクリヤされ、その指定アドレスは前記アドレス更新
    パルスにより１つずつ増加又は減少し、前記指定アドレ
    スの内容を読み出して前記第２のデータ入力端子に導き
    、前記書き込みパルスに同期して前記指定アドレスに前
    記加算器の出力を書き込む記憶部と、この記憶部の記憶
    内容を表示する表示部とからなるＣＣＤ出力信号検査装
    置。
JP7120184U 1984-05-16 1984-05-16 Ｃｃｄ出力信号検査装置 Pending JPS60183875U (ja)

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JP7120184U JPS60183875U (ja) 1984-05-16 1984-05-16 Ｃｃｄ出力信号検査装置

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JP7120184U JPS60183875U (ja) 1984-05-16 1984-05-16 Ｃｃｄ出力信号検査装置

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JPS60183875U true JPS60183875U (ja) 1985-12-06

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ID=30608470

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