JPS60177711A

JPS60177711A - デイジタル制御増幅器

Info

Publication number: JPS60177711A
Application number: JP59179162A
Authority: JP
Inventors: ヴエルナー・ハー・ヘフト
Original assignee: Precision Monolithics Inc
Current assignee: Precision Monolithics Inc
Priority date: 1984-02-10
Filing date: 1984-08-28
Publication date: 1985-09-11
Also published as: US4542349A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（技術分野）本発明は、増幅伝達関数がディジタル・コート゛によっ
て制御されるアナログ信号増幅器に関し、更に詳細には
、電流伝達セルが多重ビット・ディジクル制御信号に応
答して制御される増幅器に関する。

（従来技術）ディジタル制御信号に応答して、アナログ信号に対する
増幅伝達関数を制御する従来装置は、ディスクリート部
品を使用していた。例えば、アナログ信号を制御するの
にディジタル・コンビューりを使用することが望ましい
ときは、アナログ信号は典型的には電圧制御増幅器によ
って与えられ、コンピュータの出力はディジタル・アナ
ログ変換器（ＤＡＣ）によって処理され、電圧制御増幅
器を制御するのに適当なアナログ形式に置換される。

この目的のために使用される一般的増幅器が、ＤＢＸコ
ーポレーションに譲渡された米国特許第４２３４８０４
号に開示されている。

分離したＤＡＣを加えると、コンピュータと増幅器との
間に不整合をもたらす傾向があり、変換器の再トリミン
グが必要となり、大量生産がより困難となる。更に、デ
ィスクリート・デバイスを組合せるとディジタル制御増
幅器を温度に敏感とならせ、３０００／百万／℃程度の
大きな温度ドリフトを生じる。増幅器の制御範囲は線形
性を維持すれば非常に制限されたものになる。

（発明の概要）従来技術の前記問題に鑑み、本発明の主要な目的は、高
度の反復可能な量産性を有し、温度変化に対し比較的不
感動で、改善された制御範囲及び線形性を示す、ディジ
タル制御増幅器を提供することである。

本発明の他の目的は、ディスクリート部品を組合せるの
ではなく単一のモノリシック・デバイスに集積化され、
増幅器の性能を制限する因子となる個別部品の許容差限
界を除去してマイクロプロセッサとコンパチブルのディ
ジタル制御信号により広い温度範囲に補償された制御範
囲を供給する、ディジタル制御増幅器を提供することで
ある。

前記目的及び他の目的は、本発明により、モノリシック
・デバイスとして形成可能な単一体のディジタル制御増
幅器を構成することによって達成される。その増幅器は
、例えばコンピュータの出力のディジタル・コードによ
って決定されるゲイン又は減衰を与える。入力アナログ
信号は、新規な電流伝達回路を使用してディジタル・コ
ードに従って修正され、所望のアナログ出力信号が発生
される。電流伝達回路が一対の差動増幅器を含み、該増
幅器はディジタル・コードに応答して入力及び出力アナ
ログ信号間の伝達関数を決定する。増幅器は同一極性の
トランジスタから形成され、それによって線形性を改善
し、回路のダイナミック・レンジを増大させ、そして温
度不整合問題を緩和する。

本発明による装置は、従来のＤＡＣによく使用された差
動増幅器の代りに独特の電流分割器を採用するＤＡＣを
含み、また、変換器の各段のための共通の基準電流を有
する。最」二位ビット回路は、一対の整合された電流分
割トランジスタを含み、該トランジスタは基準電流回路
によって共通にノミイアスされるように接続される。そ
のトランジスタの一方は最上位ビット電流を供給し、他
方のトランジスタは次に上位のビットに対する基準電流
を供給する。後続のビット（最後のビットを除く）はそ
の前のビットによって与えられる基準電流を同様に分割
し、その基準電流の半分はビット電流として使用され、
他の半分は次のビットの基準を与える。この電流分割構
成は、従来技術に存在した変換器の各段におけるに一ス
電流の損失に起因する不整合の問題を解決し、また、従
来技術においては累積された誤差を股間で％にする。

ディジタル制御増幅器は、優れた温度追従性の電流伝達
セルを与える特別の温度補償部を含む。

増幅器のＤＡＣ部に対する基準電流を発生する回路は、
変換器によって与えられる制御信号を調節するように基
準電流を温度に従って変化させる温度係数を有する回路
を含み、電流伝達回路における温度による変動を実質上
補償する。好適実施例においては、この温度補償部は、
バントゝギャップ電圧レギュレータ回路と、基準電流を
供給する電流源トランジスタと、バンドギャップ・トラ
ンジスタ間の電流差を検出して、その差に従って変化す
る電圧信号を発生する回路と、その電圧信号を基準電流
源トランジスタにベース・バイアスとして加える回路と
、を含み、電流差の温度による変動が基準電流トランジ
スタに加えられるバイアスの変化を補償するように反映
される。その電流源トランジスタは最上位ビット回路に
対し電流を供給し、差動入力がバンドギャップ・レギュ
レータ・トランジスタに接続される差動増幅器は電流差
を検出するために使用される。その差動増幅器の１つの
枝路を流れる電流は、ミラーされ抵抗を介して伝送され
て基準電流源トランジスタに対する（−ス・バイアス信
号を発生する。

前述の回路は、また、電流伝達回路のダイナミック・レ
ンジを増大し、それによって入力アナログ信号の増幅及
び減衰が得られる。これは、変換器部のあるビット回路
の出力を電流伝達回路の差動増幅器の１人力に接続し、
残りのビット回路の出力を他方の差動増幅器入力に接続
することによって達成される。各増幅器入力に対するビ
ットの適切な選択により、減衰／増幅の所望範囲が達成
されろ。

（実施例の説明）第１図は、本発明によるディジタル制御増幅器回路の全
体を示す。端子２は入力アナログ信号を受け、その信号
は個別のディジタル信号の制御によって増幅される（こ
こで用語［増幅−１は１よりも大きい増幅率と］よりも
小さい増幅率の両方、即ち１よりも大きい増幅及び減衰
の両方を含む）。

出力端子４は、回路の他の部分による増幅及び処理の後
のアナログ信号を受ける。電流伝達回路６（詳細は後述
）は、回路のディジタル論理部から制御信号を受ける制
御入力を有し、その制御信号に応答して入力信号に特定
の伝達関数を加えて関連の出力電流信号を発生する。入
力回路８は、入力端子２に接続されアナログ入力信号を
受け、その電圧信号を入力電流信号に変換して電流伝達
セル６に与える。電流伝達セルからの出力電流信号は出
力回路１０に送られ、この出力回路は電流信号を出力端
子４に加えられる出力電圧信号に変換する。

第１図に示すディジタル制御増幅器は、８ビツト・ディ
ジタル信号によって制御されるように設計されている。

ディジタル端子Ｔ１〜Ｔ８は夫々のビット信号を受け、
そのビット信号は典型的にはディジタル・コンピュータ
から与えられる。Ｔ１ハｉｆ（上位ヒツト（最大２進値
のビット）のための入力端子で、残りの端子は順次低下
する２進ビツト値を受けるように配列され、端子Ｔ８は
最下位ビットを受ける。各ディジタル端子は、個別の増
幅器Ａ１〜Ａ８に接続され、この増幅器はディジタル接
地基準と比較し、その出力は各ラッチ回路Ｌｌ〜Ｌ８に
接続される。

「リセット」及び「書き込み」信号の制御によって、ラ
ッチ回路は、夫々の入力増幅器からの入力に応答して信
号を各スイッチ回路８１〜Ｓ８に送る。そのスイッチ回
路は、夫々のディジタル入力端子Ｔ１〜Ｔ８に正のディ
ジタル信号が現われた後の時間間隔に、電流信号を電流
伝達回路６に伝送するようにゲートされる。

電流基準回路１２は、最上位ビットの所望出力電流に値
が等しい基準電流を確立する。後述するように、特別の
温度補償回路が設けられ、電流伝達回路６の動作中に温
度によって生じるドリフトを電流基準回路によって補償
し、所定の温度範囲に亘って比較的温度に不感動な増幅
器の広範囲な動作が得られる。電流基準回路１２の電流
出力はスイッチＳ１に送られ、端子ＴＩに存在するディ
ジタル信号に応答してそのスイッチが閉じると共通のス
イッチ出力ライン１４から電流伝達回路６に送出される
。基準電流は、また、半分回路Ｈ１に送られ、該半分回
路は基準電流を２分割して一方をスイッチＳ２に、そし
て他方を半分回路Ｈ２に送る。そのＳ２及びＨ２に送ら
れる電流の各々は基準電流の％である。その基準電流は
半分回路Ｈ２で再び％にされ、その出力はＳ３及び第３
の半分回路Ｈ３に送られる。同様の回路が他のビット回
路にも設けられ、各ビットのスイッチが、そのビットの
次に大きいビットのスイッチに送られる電流の％の電流
を受ける。こうして、スイッチ８１〜Ｓ８の電流出力の
大きさは、２進数の順序になっており、Ｔ１〜Ｔ８とＳ
１〜Ｓ８との間の集合回路がディジタル−アナログ・コ
ンバータ（ＤＡＣ）として動作する。連続するビット回
路間に２進関係を得るために電流分割器を使用すること
によって、従来、２進関係を得るために差動増幅器が使
用され、その入力電流と出力電流が（−スミ流の損失の
ため一致しないことからＤＡＣにおいて問題となってい
た電流不一致が有効に除去される。

ここで、第２図を参照すると、入力変換増幅器８０回路
図が示される。トランジスタＱｌｌ　Ｑ２１Ｑ３及びＱ
４はダーリントン入力段に接続され、入力端子２から抵
抗Ｒ１を介してアナログ入力電流を受け、このダーリン
トン入力段はバイアス電流を最小にするために使用され
る。Ｑｌ及びＱ２のコレクタはトランジスタＱ５及びダ
イオードＤＩを介してダイオード負荷Ｄ２に反映（ミラ
ー）され、Ｑ３及びＱ４のコレクタはトランジスタＱ６
及ヒタイオートゝＤ３を介してダイオードゝ負荷Ｄ４に
反映（ミラー）される。Ｄ２及びＤ４の出力は共通の抵
抗Ｒ２を介して負電圧バスに接続され、正電圧源はＱ５
．　ＤＩ、　Ｑ６及びＤ３に接続される。電−流は電流
源トランジスタＱ７によってダーリントン入力段に与え
られ、このトランジスタＱ７は、トランジスタＱ２及び
Ｑ３のエミッタと抵抗Ｒ３を介して負電圧メスとの間に
接続され、バイアス・ラインＸによってバイアスされる
。電流伝達回路６（第５図に詳細に示す）への接続は、
ＱｌのベースとＤ２及びＤ４のアノードとにより行われ
る。

出力変換増幅器１０の詳細が第３図に示される。

電流伝達世路６からの出力電流信号はライン１６に沿っ
てトランジスタＱｓ＋　Ｑ９１　ＱＩＯ及びＱｌｌから
成るダーリントン段に送られる。この差動ダーリントン
段は、低入力バイアス電流で動作し、Ｑ８及びＱ９メコ
レクタに接続されるダイオ−）Ｄ５と１）ｎｐ）ランジ
スタＱ１２及びＱ１３とから成る電流ミラーと、ＱＩＯ
及びＱｌｌのコレクタに接続されるダイオー）ｅＤ６と
ｐｎｐ　）ランジスタＱ１４及びＱ１５とから成る電流
ミラーと、から成る一対の電流ミラーをコレクタ負荷と
して有する。そのダイオードは、通常の集積回路におけ
ると同様に、ベースとコレクタを一緒に接続したトラン
ジスタとして組込まれ、１）ｎｌ）　）ランジスタを流
れる電流がダイオード電流の３倍となるようにスケール
される。

電流は、トランジスタＱ１２１　Ｑ１３．　Ｑ１４及び
Ｑ１５からダイオードゝＤ７及びＤ８．トランジスタＱ
１６゜ダイオ−）Ｄ９を夫々通って負電圧バスに伝送さ
れる。Ｑ１２を流れる電流はＤＩ及びＱ１６を介して反
映され、出力に電圧ゲイン及び振幅を供給する。

一対のトランジスタＱ１７．　Ｑ１８は正及び負電圧バ
スの間に直列に接続され、出力端子４はＱ１７のエミッ
タとＱ１８のコレクタとの間から取り出される。Ｑ１７
のベースはＱ１４及びＱ１６の共通コレクタにバイアス
のために接続され、Ｑ１８のベースはＱ１３及びＱ１９
のコレクタに接続される。

抵抗Ｒ４及びコンデンサＣ１はＱ１７及びＱ１８のベー
ス間に直列に接続される。

トランジスタＱ１９のエミッタは抵抗を介して負電圧バ
スに接続され、そのは−スはＤ９のアノードとＱ１５の
コレクタに接続される。このｌ・ランジスタは、Ｑ１３
を流れる電流よりも１０％少ない電流で動作するように
スケールされ、ダイオードＤ８をバイアスする電流のバ
ランスを保つ。静１に出力電流は、Ｄ８に対するＱ１８
のエミッタ領域の比及び抵抗Ｒ５にまたがるＱ１８のベ
ース・エミッタ電圧差によって設定され、その抵抗Ｒ５
はＤ８及び負電圧バス間に接続される。

もう１つのトランジスタＱ２０は、バイアス・ラインＹ
によってバイアスされ、Ｑ９及びＱＩＯのエミッタと負
電圧バスとの間に接続され、ダーリントン入力段を通し
て電流を引き出す。負荷で得られる電流は、このトラン
ジスタＱ２０を流れる電流にＱ１８の電流利得の３倍を
乗じたものに等しい。

増幅器の利得設定は、内部的に行なわれるので、抵抗Ｒ
６及びコンデンサＣ２から成る並列Ｒ−Ｃ回路は、入力
ライン１６と出力端子４との間に接続され、Ｃ２は入力
ライン１６に存在するキャパシタンスを補償するフィー
ト９フオワードゝ・コンデンサとして作用する。

ここで、第４図を参照すると、電流伝達回路６の簡略化
した回路と入力及び出力変換回路８及び１０が示される
。電流変換回路は、トランジスタＱ２１．　Ｑ２２及び
Ｑ２３．　Ｑ２４によって形成される一対の差動増幅器
を使用する。Ｑ２１及びＱ２２は夫々ＤＩＯ及びＤｌｌ
を介して正電圧バスに接続され、Ｑ２３及びＱ２４のコ
レクタは夫々トランジスタＱ２５及びＱ２６を介して正
電圧バスに接続される。Ｑ２５及びＱ２６のベースは夫
々Ｑ２１及びＱ２２のコレクタに接続される。電流伝達
回路からの出力は、Ｑ２４のコレクタから取り出され出
力変換回路１０に送られる。電流は、入力変換回路８か
らラインＢ及びＣを通り２つの差動増幅器Ｑ２１．　Ｑ
２２及びＱ２３．　Ｑ２４から引き出され、変換回路へ
の負入力はラインＡを通してＱ２３のコレクタに送られ
る。

Ｑ２１のコレクタ電流は、Ｄｌｏ及びＱ２５を介してＱ
２３にミラーされ、Ｑ２２のコレクタ電流はり、１１及
びＱ２６を介してＱ２４にミラーされる。変換器８への
負入力に到達するアナログ信号は、差動増幅器Ｑ２１．
　Ｑ２２及びＱ２３．　Ｑ２４の無信号バイアス電流を
調節し、Ｑ２３及びＱ２５のコレクタは変換器へ電流フ
ィードバックを供給する。フィードバック電流は入力電
流に整合する必要があるので、Ｑ２１．　Ｑ２２及びＱ
２３．　Ｑ２４を流れる信号電流は入力電流に等しくな
る。全ての素子の幾何形状を整合させることによって、
Ｑ２４とＱ２６のコレクタ接続に得られる信号電流は入
力電流に等ｌ〜くなる。この電流は変換器１０を駆動し
、変換器１０は電流を電圧信号に変換し出力端子４に加
える。

ディジタル入力端子Ｔ１〜Ｔ８におけるディジタル信号
を表わすデュアル制御信号は、Ｄ及びＥとして示す端子
に加えられ、そこからＱ’２１．　Ｑ２３゜及びＱ２２
．　Ｑ２４の（−スに夫々送られる。その制御端子は夫
々抵抗Ｒ７及びＲ８を介してグランドに接続される。こ
の端子り及びＥに加えられる信号は、回路のＤＡＣ部か
ら引き出され、そのＤＡＣについては第１図に示される
が詳細は後述する。

制御端子りに加えられる信号は電流伝達回路に対しゲイ
ン１よりも大きいゲインを与え、制御端子Ｅに加えられ
る信号は１よりも小さいゲイン（減衰）を与える。２つ
の差動増幅器のすべてのトランジスタが同じ電位にある
とき、電流伝達回路の入力から出力への伝達は１に等し
い。制御端子Ｅにより正の電圧が加えられると、Ｑ２２
及びＱ２４のは−スにも加えられ、Ｑ２２及びＱ２４を
流れる電流は増加し、Ｑ２１及びＱ２３を流れる電流は
減少する。伝達回路からの出力電流もまたＱ２４゜Ｑ２
３のコレクタ電流の比率で増加する。

同様に、端子りの信号が端子Ｅよりも高くなると、Ｑ２
２及びＱ２４を流れる電流は減少し、Ｑ２１及びＱ２３
を流れる電流は増加する。この状態は、伝達回路の入力
−出力伝達機能において減衰を生じさせる。

差動増幅器のすべてのトランジスタ、即ちＱ２１゜Ｑ２
２．　Ｑ２３及びＱ２４は同じ極性（特にｎｐｎ）テあ
る。これによって、同一でない極性のものが混じってあ
った従来の電流伝達回路よりも優れている。

そのような同一でない極性のトランジスタ間の接合が混
在すると、温度係数が異なるために温度に対する追従性
がよくないことがわかった。同一極性のトランジスタを
使用すると、この温度不整合の問題を実質上解消し、電
流伝達回路の線形性を改善し、回路のダイナミック・レ
ンジを増大させることがわかった。

電流伝達回路の詳細な回路が第５図に示される。

ここで、電流は、差動増幅器Ｑ２１．　Ｑ２２及びＱ２
３゜Ｑ２４を通してトランジスタＱ２７及びＱ２８によ
って流され、そのトランジスタＱ２７及びＱ２８は夫々
入力変換器からのラインＧ及びＢ上の信号によってバイ
アスされる。Ｑ２７及びＱ２８のエミッタは、−緒に抵
抗Ｒ９を介して負電圧バスに接続される。トランジスタ
Ｑ２９及びＱ３０とダイオードＤ１２及びＤ１３から成
る第１電流ミラー回路は、Ｑ２１のコレクタに接続され
、トランジスタＱ３１及びＱ３２とダイオードＤ１４及
びＤ１５から成る第２電流ミラー回路はＱ２２のコレク
タに接続される。これらのミラー回路のミラー出力はＱ
２３及びＱ２４のコレクタに接続され、電流伝達回路を
形成し、その回路の入力はＱ２３のコレクタにラインＡ
に沿って加えられ、その出力はＱ２４のコレクタからラ
インＦを介して取り出される。

この両方のミラー回路は、トランジスタＱ３３゜Ｑ３４
及びＱ３５．　Ｑ３６によって形成される増幅器を含む
制御ループに存在する。これらのトランジスタは、Ｑ２
１及びＱ２２のコレクタをＱ２３及びＱ２’４のコレク
タと同じ電位に調節し、入力から出力への良好な電流伝
達を行う。電流伝達回路の出力のノイズ電流を減少させ
るために付加的回路が設けられる。これは、（−スが接
地された一対のトランジスタＱ３７及びＱ３８によって
達成され、そのエミッタはＱ２１．　Ｑ２２及びＱ２３
．　Ｑ２４の共通のエミッタ接続に夫々接続される。Ｑ
、３７及びＱ３８は、一対の電流ミラーＤ１６．　Ｑ３
９とＤ１７゜Ｑ４０によって交差して結合され、その電
流ミラーはＱ３８及びＱ３７からの電流を差動増幅器接
続に加えるように結合される。静止状態において、差動
増幅器トランジスタＱ２１．　Ｑ２２及びＱ２３゜Ｑ２
４を流れる電流は、Ｑ３７．　Ｑ３８及び電流ミラーに
半分の電流が流れることによって半分となる。

しかし、動的状態においては、電流ミラーからの電流は
、信号路に再び挿入される。この回路構成は、出力への
ノイズ電流を半分に減らすが負荷駆動能力を低下させな
い。

電流伝達回路に使用される伺加回路は、電流源ｌ・ラン
ジスタＱ４１及びＱ４２を含み、これらのトランジスタ
はバイアス・ラインＸによってバイアスされ、増幅器Ｑ
３３．　Ｑ３４及びＱ３５．　Ｑ３６から電流を引き出
すように接続される。付加回路は、更妬、ノイズ電流消
去回路に電流を供給するように接続されるトランジスタ
Ｑ４３と、差動増幅器電流ミラーのための電流供給トラ
ンジスタＱ４４及びＱ４５とを含む。第５図には周知の
他の回路が含まれているが、説明する必要はないであろ
う。

ディジタル制御増幅器のＤＡＣ部の詳細回路は、第６ａ
図、第６ｂ図及び第６ｃ図に示される。ＤＡＣは８ビツ
ト回路を含み、その回路の多くは繰り返しとなるので、
上位２ビツトの回路と最下位ビット回路のみについて詳
述する。最上位ビットの回路はｇ６ａ図の左側に示され
る。このビットの基準電流は、電流基準回路１２（第１
図に示される）からバイアス・ライン２を介して送られ
る。ラインＺ上のバイアス電流は、一対の整合されたト
ランジスタＱ４６及びＱ４７に加えられ、第１トランジ
スタＱ４６は最上位ビット電流を供給し、他のトランジ
スタＱ４７は次の上位ビット電流のための基準電流を供
給する。

最上位ビットに対する出力電流を発生する回路を調べる
と、差動増幅器対Ｑ４８．　Ｑ４９のうちの１つのトラ
ンジスタＱ４８は第１のディジタル入力端子Ｔ１に接続
され、ＴＩのディジタル・ビット信号の存在又は不存在
に応答してゲートされる。

電流は、電流源Ｑ５０によって差動増幅器に与えられる
。差動増幅器Ｑ４８．　Ｑ４９は、トランジスタＱ５１
及びＱ５２から成るラッチ回路に接続され、そのトラン
ジスタのコレクタは差動スイッチ・トランジスタＱ５３
及びＱ５−４をバイアスするように接続され、その差動
スイッチ・トランジスタは第１図のスイッチＳ１に対応
する。Ｑ５３及びＱ５４のエミッタは、Ｑ４６及び抵抗
を介して負電圧ノξスに接続される。Ｑ５４のコレクタ
は正電圧ノξスに結合され、Ｑ５３のコレクタは最上位
ビット回路の出力を出力ラインＤを介して供給する。こ
の出力ラインは電流伝達回路（第４図）の減衰制御入力
に接続される。

差動スイッチＱ５３．Ｑ５４はラッチ回路Ｑ５１゜Ｑ　
５２によって作動される。Ｑ　５１は抵抗ＲＩＯ及びト
ランジスタＱ　５５のベース・エミッタ接合から成る負
荷に接続され、Ｑ５２は抵抗Ｒ１’１及びトランジスタ
Ｑ５６のベース・エミッタ接合から成る負荷に接続され
る。Ｑ５１及びＱ５２のば−ス及びコレクタは、交差し
て結合されラッチ作用を行いラッチ制御はｐｎｐ差動増
幅器Ｑ４Ｂ、　Ｑ４９と関連の電流源Ｑ５０によって達
成される。ラッチを通る電流は、Ｑ５１．Ｑ５２のエミ
ッタ及び負電圧間に接続される抵抗Ｒ１２と、ラッチ制
御からの電流と、そしてラインＴ及びＧからＱ５５及び
Ｑ５６のベースに加えられる基準電圧と、によって設定
される。もう１つの抵抗Ｒ１，３は、Ｑ４８及びＱ４９
のコレクタ間に接続され、ラッチによって発生される振
幅を制限する。

トランジスタＱ４６は、こうして最上位ビットに対する
出力ビツト電流を供給する。それと対になるトランジス
タＱ４７は、Ｑ４６と整合されそして共通にバイアスさ
れて、Ｑ４６と同じ電流を送り、トランジスタＱ５７．
　Ｑ５８及びダイオードＤ　］、　８から成る電流ミラ
ーと接続される。この電流ミラーは、Ｑ４．７及びＱ５
７を通る電流に等しい電流を、Ｄ１８及びＱ５’８を介
して、トランジスタＱ５９．　Ｑ６Ｑ。

Ｑ６１及びダイオードＤ１９から成るウイルーソン電流
ミラーに伝送させる。この電流ミラーにおいてＱ６０及
びＱ６１には共通のバイアスが与えられ、Ｑ４７を流れ
る電流に等しい電流がり、１９に与えられる。Ｑ６０及
びＱ６１は幾何的形状が一致しているので、各々はＤ１
９に流れる電流の半分を流し、それはＱ４７又はＱ４６
を流れる電流の半分である。これによって、第１図に示
す半分回路Ｈ１の電流分割機能を達成する。

Ｑ６１は第２上位ビット回路に対してビット電流を供給
し、Ｑ６０はもう］つの電流ミラー及びウィルソン電流
ミラー回路に接続され、第３上位ビット回路に対する基
準電流を供給する。第２上位ビット回路には、端子Ｔ２
からディジタル入力信号が与えられ、第２上位ビット回
路は最上位ビット回路に等しく設計される（但し、第２
上位ビットに対する基準電流はＤＡＣの最上位ビットか
ら受けられるが、最上位ビットに対する基準電流は別の
基準電流回路から受けられる）。Ｑ６１は、トランジス
タＱ６２及びＱ６３から成る第２ビット回路の差動増幅
器を通して電流を引き出し、Ｑ６２は出力ラインＤを介
してビット出力を供給するように接続され、Ｑ６３は正
電圧バスに接続される。基準電流トランジスタＱ６０は
、トランジスタＱ６４゜Ｑ６５及びダイオードゝＤ２０
がら成る電流ミラーに接続され、該電流ミラーはトラン
ジスタＱ　６６　＋　Ｑ　６７ｒＱ６８及びダイオ−）
”　Ｄ　２１から成るウィルソン電流ミラー回路にミラ
〜された電流を供給する。このウィルソン電流ミラーは
第３上位ビット回路にあり、トランジスタＱ６７及びＱ
６８の各々は第２ビツト基準電流トランジスタＱ６０を
流れる電流の半分を流す。Ｑ６７は、第３上位ビットに
対する出力を供給し、Ｑ６８は第４上位ビットに対する
基準電流を供給する。各ビットに対する基準電流を半分
に分割するこのパターンは、ビット出力に対して％が使
用され、他の％が次の上位ビットに対する基準電流とし
て使用されて、第６ｂ及び６０図に示されるように、端
子Ｔ８に最下位ビットが接続されるまで、残りのビット
回路について繰り返えされる。この最後のビット回路は
、他のビット回路のウィルソン電流ミラーと類似のウィ
ルソン電流ミラーＱ６９．　Ｑ７０．　Ｑ７４．　Ｄ２
２を有し、前のビット回路からの基準電流はトランジス
タＱ７０゜Ｑ７１によって分割され、Ｑ７１はビット出
力電流を供給する。これが最後のビット回路であるので
、他のビット回路に対し基準電流を供給する必要はなく
、Ｑ７０のコレクタは正電圧バスに直接接続され、最初
の基準電流の連続的分割を終了する。

好適実施例において、第３及び第４上位ビットの出力は
、出力ラインＤを介して電流伝達回路（第４．５図）へ
の１よりも大きな増幅入力に接続され、残りのビット回
路の出力は、出力ラインＥを介して電流伝達回路の減衰
入力に接続される。

電流伝達回路のこのような伝達特性の制御によって、フ
ィート゛バック制御の損失なしに広い伝達範囲が達成さ
れる。これは、電流伝達セル動作のみで入来アナログ信
号を減衰させ、従来の回路に対して優れている。電流伝
達セルのスイッチング部にｎｐｎ　）ランジスタを排他
的に使用することによって、減衰及び増幅の両方を可能
とする。

動作において、コンピュータ又は他のディジタル装置か
らのディジタル制御信号はディジタル入力端子Ｔ１〜Ｔ
８に加えられる一連の２進信号として与えられる。夫々
のディジタル入力端子にディジタル信号があるかないか
によって、各ビット回路の出力差動スイッチは、ビット
電流を適当な出力ラインＤ又はＥに向けるように、ある
いはビット電流を正電圧バスにダンプするようにバイア
スされる。全てのビット・スイッチが夫々のディジタル
入力端子のディジタル信号に応答して［ＯＮＪにゲート
されると、夫々のビット回路と電流伝達回路に対する制
御回路との間に回路接続が完成され、異なるビット・ス
イッチの各々の動作の集合の結果、制御信号をディジタ
ル信号のパターンを反映する電流伝達回路に加える。電
流伝達セルによって発生される出力アナログ信号の大き
さは、ＤＡＣに加えられるディジタル制御信号に対応す
る。

ここで、第７図を参照すると、第１図の電流基準回路１
２の詳細が示される。この回路は、温度補償を含み、こ
の温度補償は、電流伝達回路の出力の温度による変動が
ＤＡＣによって電流伝達回路に加えられる制御信号を反
対に変動させることによって相殺されるという態様で、
ＤＡＣに供給される基準電流を調節する。

第７図の回路は、２つの部分にわけることができる。１
つは、垂直線１８の左側のバンドギャップ電圧レギ“ユ
レータで、もう１つは線１８の右側のバイアス、リセッ
ト（ＲＥＳＥＴ）及び書き込み（ＷＲＩＴＥ）制御回路
である。温度補償部を除き、バント゛ギャップ電圧しギ
ュレ〜りの設計の多くは周知であるので詳述する必要は
ない。このレギュレータは、一対の共通にバイアスされ
るトランジスタＱ７２及びＱ７３を含み、そのコレクタ
はカスケード接続されるトランジスタＱ７４及びＱ７５
を介して、トランジスタＱ７６、Ｑ７７及びダイオード
Ｄ２３．　Ｄ２４から成るウィルソン電流ミラー回路と
、出力トランジスタＱ７８とを駆動するように接続され
る。この出力は、バンドギャップ及び基準電圧に対する
フィードバックを供給し、そして残りの回路部分に電流
を供給する。Ｑ７８のエミッタはダイオードゝＤ２５を
介してバンドギャップ・トランジスタＱ７２及びＱ７３
へのバイアス・ラインに接続される。２つのバントゝギ
ャップ・トランジスタのエミッタ面積は、４：１の割合
で、それらのコレクタ・エミッタ電流の比及びベース・
エミッタ電圧の比も４：１にする。バンドギャップ電圧
はＱ７２及びＱ７３０ベース・エミッタ電圧の差に等し
く、バンドギャップ抵抗Ｒ１４の両端に加えられる。バ
ント゛ギャップ制御ループは、カスケード８接続された
トランジスタＱ７４．Ｑ７５゜ウィルソン電流ミラーＱ
７６、　Ｑ７７、　Ｄ２３．　Ｄ２４゜及び出力デバイ
スＱ７８．　Ｄ２５から成り、Ｑ７２及びＱ７３間のベ
ース・エミッタ電圧差を周知の態様で一定温度範囲で一
定の４＝１の比にする。

本発明によれば、バント９ギヤツプ電圧レギユレータに
付加的回路が設けられ、電流伝達回路（第４．５図）の
Ｑ２３及びＱ２４のコレクタ電流の差を温度変化にも拘
わらず、所定のディジタル制御信号に対し一定のレベル
に固定し、電流伝達回路からの出力を実質上温度と無関
係にする。トランジスタ接合の定則により、Ｑ２３及び
Ｑ２４間のコレクタ電流差がトランジスタ・ベース電圧
に正比例し、絶対’Ｔ’ｌＡ度に逆比例することを考慮
して、本発明は、Ｑ２３及びＱ２４のベースに加えられ
る制御電圧を調節することによって、絶対温度に対し実
質上リニアに変化させ、接合の定則による温度による変
化を相殺して、温度補償を行う。

これは、バント゛ギャップ抵抗Ｒ１４の両端の電圧の温
度による変化を基準電流を調節する基礎として使用する
ことによって達成される。Ｒ１４の両端の電圧は２つの
トランジスタＱ７２及びＱ７３０ベース・エミッタ電圧
間の差から導き出されるので、これは温度に対し実質上
リニアに変化する。

その変化を検出する特別の回路が設けられ、それに従っ
て基準電流を調節する。この回路は、トランジスタＱ７
９及びＱ８０によって形成される差動増幅器を含み、Ｑ
７９のベースはＱ７２のコレクタ及びＱ７４のエミッタ
に接続され、Ｑ８０のベースはＱ７３のコレクタ及びＱ
７５のエミッタに接続される。Ｑ７９及びＱ８０のエミ
ッタは一緒に電流源トランジスタＱ８１に結合され、Ｑ
７９のコレクタは正電圧バスに結合され、Ｑ８０のコレ
クタはウィルソン電流ミラーＱ８２．Ｑ８３．Ｄ２６に
よって直列接続されたダイオード’Ｄ２７及び抵抗Ｒ１
５にミラーされる。Ｑ７４及びＱ７５は整合され、バン
ト゛ギャップ・トランジスタＱ７２及びＱ７３のコレク
タ・エミッタ電流の変化のセンサーとして作用する。こ
れによって、差動増幅器トランジスタＱ７９及びＱ８０
間のベース・エミッタ電圧差を、温度によるＱ７２及び
Ｑ７３間のベース・エミッタ電圧オフセットと同じ比率
で、温度に従ってオフセットさせる。Ｑ７９及びＱ８０
のコレクタ電流は、ウィルソン電流ミラーによってＤ２
７及びＲ１５にミラーされるＱ８０のコレクタと同じ比
率でオフセットされる。このＤ２７及びＲ１５の２つの
素子に流れる電流、そしてそこに生じる電圧が、バンド
ギャップ・トランジスタＱ７２及びＱ７３間の温度によ
り生じる電流及びベース・エミッタ電圧差そしてバンド
ギャップ抵抗Ｒ１４の両端の温度により生じる変化に対
応する量だけ調節される。

Ｄ２７及びＦ１１５０両端の電圧は、バイアス・ライン
２から取り出され、ＤＡＣ回路（第６ａ図）内の電流基
準トランジスタＱ４６及びＱ４７に対しバイアス電流を
供給する。こうして、バントゝギャップ電圧レギュレー
タの温度係数は電流伝達回路内の差動増幅器に加えられ
る制御信号に対する温度係数を設定するために使用され
、その結果優れた温度追従性を示す。特別の基準電流補
償と本発明の新規な電流伝達回路と共動して、温度に対
する制御範囲及び追従性は、使用される集積回路組立技
術及びそれに関連の許容誤差によってのみ制限される。

第７図の線１８の右側のバイアス、ＲＥＳＥＴ及びＷＲ
ＩＴＥ回路は、概して周知であるので簡単に述べる。Ｒ
ＥＳＥＴ及びＷＲＩＴＥ制御は、ビット回路に対するラ
ッチ制御において、汎用のロジック・インターフェース
を供給するため、ｐｎｐ差動増幅器によって行なわれる
。すべての論理閾値は、電流源によって、ディジタル・
ｒランドより上の２つのば一ス・エミッタ電圧である電
圧レベルにバイアスされる。これによって、ディジタル
・グランド・ビンに電圧を加えることによって、閾値を
任意の所望レベルに外部から設定することができる。Ｗ
ＲＩＴＥ制御は、グランドされたとき、トランジスタＱ
８４を介する全てのゲート電流源への電流を遮断する。

ＲＥＳＥＴ制御は、トランジスタＱ８６のベースをＱ８
７０ベースよりも高い電位にシフトすることによって、
Ｑ８５によりラッチ基準電圧をオフセットし、ラッチの
すべてを１０」状態にセットする。また、これにはパワ
ー・リセット機能が含まれ、この機能はトランジスタＱ
＋３８及び初期バイアス回路によって制御される。ＲＥ
ＳＥＴは他のすべての制御機能を停止させるが、ＷＲＩ
ＴＥ制御は制御ビットのみを禁止する。

以上、本発明を実施例に従って説明したが、他の多くの
変更及び修正が可能であることは当業者には明らかであ
る。例えば、電流伝達回路の出力は、分離して引き出す
ことができ、外部接続によってディジタル制御フィルタ
とすることができる。

【図面の簡単な説明】

第１図は本発明によるディジタル制御増幅器のブロック
図である。第２図及び第３図は、夫々、入力アナログ電圧信号を電
流信号に変換するのに使用される入力回路、及び出力電
流アナログ信号を電圧信号に変換するのに使用される出
力回路の回路図である。第４図及び第５図は、夫々、本発明において使用される
電流伝達回路の簡略化した回路図である第６ａ図、第６
ｂ図及び第６Ｃ図は、論理変換回路の連続部分の回路図
である。第７図は基準電流供給回路の回路図である。（符号説明）２：入力端子、４：出力端子、６：電流伝達回路、８：
入力回路、１０：出力回路。１２：電流基準回路。ワ

Claims

【特許請求の範囲】

（１）増幅されるべきアナログ信号を受ける入力端子と
、増幅されたアナログ信号を受ける出力端子と、入力電流
信号を受けその信号に応答して出力電流信号を発生する
電流伝達回路であって、制御信号を受ける制御端子手段
を含み、その制御信号が前記入力電流信号に対する出力
電流信号の大きさを決定する電流伝達回路と、前記入力端子と電流伝達回路との間に接続され、入力端
子のアナログ信号を電流伝達回路への入力電流信号とし
て与える入力回路手段と、前記電流伝達回路と出力端子
との間に接続され、電流伝達回路からの出力電流信号を
出力端子に出力アナログ信号として与える出力回路手段
と、基準電流を発生する手段と。対応する複数のビット電流を発生する複数のビット回路
であって、ビット電流が前記基準電流に対して順次減少
するビット回路と、前記ビット回路の数に対応する数で、マルチ・ビット・
ディジタル制御信号を受ける複数のディジタル入力回路
と、各々が各ディジタル入力回路、各ビット回路、及び電流
伝達回路の制御端子手段との間のインターフェースを行
うように接続される複数のビット・スイッチであって、
各ディジタル入力回路のディジタル信号に応答して各ビ
ット回路と制御端子手段との間の回路接続を完成又は遮
断し、ビット・スイッチの各々の動作の集合の結果、制
御信号が電流伝達回路に加えられて出力端子への出力ア
ナログ信号の大きさを制御するビット・スイッチと、から構成されるディジタル制御増幅器。
（２）前記ビット回路が基準電流を順次分割するように
接続される電流分割器から成り、前記ビット電流が基準
電流の各分割から得られる、特許請求の範囲第１項記載
のディジタル制御増幅器。
（３）最上位ビットに対する前記ビット回路が基準電流
回路によって共通にバイアスされる一対の整合した電流
分割トランジスタから成り、該トランジスタの一方がビ
ットｌ流を供給し他方のトランジスタがその次に上位の
ビット回路に対する基準電流を供給するように接続され
、最下位ビットを除き後続のビット回路の各々はその前
のビット回路によって与えられる基準電流を分割するよ
うに接続される一対の整合電流分割トランジスタから成
り、該トランジスタの一方はそのビット回路に対しビッ
トに流を供給し、他方のトランジスタはその次に上位の
ビット回路に対し基準電流を供給するように接続される
、特許請求の範囲第２項記載のディジタル制御増幅器。
（４）一定の制御信号に対する前記電流伝達回路の応答
は既知の温度特性に従って変化し、前記基準電流発生装
置が、基準電流を温度に従って変化させる温度係数を有
する回路手段を含み、電流伝達回路の温度変化を実質上
補償するように制御信号を特徴する特許請求の範囲第１
項記載のディジタル制御増幅器。
（５）前記基準電流発生装置が、２つのトランジスタの
ベース・エミッタ電圧差と同じ電圧を第１の抵抗に発生
させるバンドギャップ電圧レギュレータ回路と、ベース
・バイアス信号を受け基準電流を供給するように接続さ
れる電流源トランジスタ間、バントゝギャップ・トラン
ジスタ間の電流差を検出し該電流差に従って変化する電
圧信号を発生する手段と、該電圧信号を前記基準電流源
にベース・バイアス信号として加える回路手段と、を含
み、前記電流差の温度による変動が基準電流トランジス
タに加えられるバイアス変化の補償として反映される、
特許請求の範囲第４項記載のディジタル制御増幅器。
（６）前記電流伝達回路が、差動増幅器回路から成り、
その第１枝路が出力回路手段に出力信号を供給するよう
に接続される第１トランジスタ回路から成り、第２枝路
が入力回路手段から入力信号を受けるように接続される
第２トランジスタ回路から成り、前記ビット回路が第１
及び第２枝路にトランジスタ・は−ス制御信号を供給す
るように接続され、前記制御信号の１つが対応する増幅
器の枝路に加えられるとき電流伝達回路に対して１より
大きいゲインの伝達特性を発生させ、他の制御信号がそ
れに対応する増幅器の枝路に加えられるとき減衰伝達特
性を電流伝達回路に発生させる、特許請求の範囲第１項
記載のディジタル制御増幅器。
（７）　（ａ）　順次減少する複数のビット電流を発生
する複数のビット回路であって、（イ）最１位ビット回路が、共通にバイアスされるよう
に接続される一対の整合電流源トランジスタから成り、
そのトランジスタの一方がビット出力電流を供給するよ
うに接続され、他方のトランジスタが次のビット回路に
対し基準電流を供給するように接続され、（ロ）最下位
ビット回路が、電流源トランジスタと該電流源トランジ
スタからの電流を分割する２枝路電流分割回路から成り
、一方の枝路がビット出力電流を供給するように接続さ
れ、（ハ）残りのビット回路の各々が、電流源トランジスタ
と該電流源トランジスタからの電流を分割する２枝路電
流分割回路から成り、一方の枝路がビット出力電流を供
給し、他方の枝路が次のビット回路に対し基準電流を供
給するように接続される、複数のビット回路と、（ｂ）　相次ぐビット回路との間のインターフェースを
行い、直ぐ前のビットによって与えられる基準電流によ
って各後続ビットのための電流源トランジスタを駆動す
る複数の電流ミラー回路と、ｆｃ）　最上位ビット回路のトランジスタに対しバイア
ス信号を供給するように接続されるバイアス回路と、（ａ、）　前記ビット回路に対応する散設けられ、マル
チ・ビット・ディジタル信号を受ける複数のディジタル
入力回路と、（ｅ）　少な（とも１つの出力ラインと、（ｆ）各々が
各ディジタル入力回路、各ビット回路及び出力ラインと
の間のインターフェースを行うように接続される複数の
ビット・スイッチであって、各ディジタル入力回路のデ
ィジタル信号に応答して各ビット回路と出力ラインとの
間の回路接続を完成又は遮断し、ビット・スイッチの各
々の動作の集合の結果、入力ディジタル信号に実質上対
応するアカログ信号が出力ラインに送られる、ビット・
スイッチと、から構成されるディジタル・アナログ変換
器。
（８）各ビット回路内の電流ミラー回路が、最−上位ビ
ットを除き基準トランジスタを含み、前記基準トランジ
スタが次に上位のビット回路によって与えられる基準電
流に実質上等Ｉ〜い電流を電流ミラー回路から受けるよ
うに接続され、前記基準トランジスタの各々がそれに対
応するビットの電流源トランジスタと整合され、そして
そのトランジスタと共通のバイアスを与えるように接続
され、前記電流源トランジスタが次に上位のビット回路
によって与えられる基準電流と実質上等しい電流を流す
、特許請求の範囲第７項記載のディジタル・アナログ変
換器。
（９）（ａ）（イ）共通バイアスが与えられるように接
続される一対のスケールされたｎｐｎ　トランジスタで
あって、それらのエミッタが抵抗間に接続されバンドギ
ャップ基準電圧を供給するトランジスタと、（ロ）共通バイアスが与えられるように接続される一対
の整合されたｎｐｎ　）ランジスタであって、そのトラ
ンジスタの各々のエミッタが前記スケールされたトラン
ジスタの各々のコレクタに接続されるトランジスタと、を含むバンドギャップ電圧レギュレータ回路と、（ｂ）各々のトランジスタが前記整合されたトランジス
タとスケールされたトランジスタとの間の接合にバイア
スを与えるように接続される２トランジスタ差動増幅器
回路と、（ｃ）前記差動増幅器回路内のトランジスタの一方の電
流を反映するように接続される電流ミラー回路と、（、ｉ）　前記電流ミラー回路からの電流を受けるよう
に接続される抵抗と、（ｅ）前記電流ミラー回路に近接する抵抗の端部に接続
され基準電圧出力を供給する出力端子と、から構成される電圧基準回路。００）出力信号及び一対の信号として与えられる制御信
号に応答してアナログ出力信号を発生する出力伝達回路
であって、各りが同じ極性の第１及び第２トランジスタから成る第
Ｊ及び第２差動増幅器であって、それらのコレクタ・エ
ミッタ回路が共通に接続され入力信号によって決定され
る電流を供給する増幅器と、前記増幅器の各々の第１ト
ランジスタのイースを制御信号の一方によってバイアス
し、第２トランジスタのは−スを制御信号の他方によっ
てバイアスするように接続する手段と、前記第１増幅器内の第１トランジスタのコレクタ・エミ
ッタ回路を入力端子に接続する手段と、前記第１増幅器
内の第２トランジスタのコレクタ・エミッタ回路を出力
端子に接続する手段と、前記第１及び第２増幅器回路内
の第１トランジスタのコレクタ・エミッタ回路を実質上
同一電位に、そして第２トランジスタのコレクタ・エミ
ッタ回路を実質上同一電位に、維持する回路手段と、か
ら構成される電流伝達回路。