JPS60176340A - Data processor - Google Patents
Data processorInfo
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- JPS60176340A JPS60176340A JP3168584A JP3168584A JPS60176340A JP S60176340 A JPS60176340 A JP S60176340A JP 3168584 A JP3168584 A JP 3168584A JP 3168584 A JP3168584 A JP 3168584A JP S60176340 A JPS60176340 A JP S60176340A
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- Japan
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- data
- output
- circuit
- average value
- latch circuit
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Abstract
Description
【発明の詳細な説明】
〈技術分野〉
本発明はデータ処理装置、特にオーディオ信号やビデオ
信号等の時間的に連続なアナログ信号を標本化したデー
タを記録再生系等の伝送系を介した後処理する装置に関
する。[Detailed Description of the Invention] <Technical Field> The present invention relates to a data processing device, particularly a data processing device that processes data obtained by sampling a temporally continuous analog signal such as an audio signal or a video signal, after passing it through a transmission system such as a recording/reproducing system. It relates to a processing device.
〈従来技術の説明〉
伝送系を介したデータ中には一般に低信頼性のデータが
発生することがある。この様な場合その低信頼性データ
を新たに発生したデータが置換するのが一般的である。<Description of Prior Art> Generally, unreliable data may occur in data transmitted through a transmission system. In such cases, it is common to replace the unreliable data with newly generated data.
例えばオーディオ信号を標本化したデータ中に低信頼性
データが生じた場合には、その前後のデータを用いて得
た補間データにより置換する方法が用いられてきた。そ
の方法としては、低信頼性データの直前のデータをその
まま補間データとする前置ホールド法、低信頼性データ
の直前直後のデータの平均値のデータを補間データとす
る平均値補間法、低信頼性データの近傍のデータ(少な
くとも4つ)より得た補間データを用いる3次補間法等
が知られている。For example, when unreliable data occurs in data obtained by sampling an audio signal, a method has been used in which the data is replaced with interpolated data obtained using data before and after the data. The methods include the pre-hold method, in which the data immediately before the low reliability data is used as interpolation data, the average value interpolation method, in which the average value of the data immediately before and after the low reliability data is used as the interpolation data, and the low reliability data. A cubic interpolation method that uses interpolated data obtained from data (at least four) in the vicinity of sexual data is known.
この様な補間データの原信号データに対する近似の程度
としては前値ホールド法が最も悪く、以下平均値補間法
、3次補間法という順で良くなるが、これに従ってハー
ドウェアの規模も大きくなってしまう。その為そのデー
タ処理回路の処理する情報信号の種類や装置の規模に応
じて使い分けられている。In terms of the degree of approximation of such interpolated data to the original signal data, the previous value hold method is the worst, followed by the average value interpolation method and the cubic interpolation method, which are better in that order, but the scale of the hardware has also increased accordingly. Put it away. Therefore, they are used depending on the type of information signal processed by the data processing circuit and the scale of the device.
第1図は平均値補間法を用いて低信頼性データの置換を
行う従来の一般的なデータ処理装置の概略構成例を示す
図である。第1図に於いて2.4は夫々ラッチ回路であ
って伝送されたデータを1サンプリング期間遅延する。FIG. 1 is a diagram showing an example of a schematic configuration of a conventional general data processing device that replaces low reliability data using an average value interpolation method. In FIG. 1, 2 and 4 are latch circuits that delay transmitted data by one sampling period.
6は平均値演算回路であり、ラッチ回路2の入力データ
とラッチ回路4の出力データとを演算して出力する。8
はデータセレクタであり、ラッチ回路2の出力データと
平均値演算回路6の出力データとを選択的に出力する。Reference numeral 6 denotes an average value calculation circuit, which calculates and outputs the input data of the latch circuit 2 and the output data of the latch circuit 4. 8
is a data selector, which selectively outputs the output data of the latch circuit 2 and the output data of the average value calculation circuit 6.
10はタイミングクロックの入力端子、12は周知の誤
り検出信号の入力端子、14は誤り検出信号を1サンプ
リング期間遅延するだめのラッチ回路である。誤り検出
信号については周知の如くパリティワードやCRCCの
チェックにより得るものであって、例えばラッチ回路2
に入力されているデータが低信頼性データである時はパ
1−高信頼性データである時は” o ”が端子12よ
り入力されるものとする。またデータセレクタ8はラッ
チ回路14よりの出力が1″の時には平均値演算回路6
の出力データを出力し、0″の時にはラッチ回路2の出
力データを出力する。10 is an input terminal for a timing clock, 12 is an input terminal for a well-known error detection signal, and 14 is a latch circuit for delaying the error detection signal by one sampling period. As is well known, the error detection signal is obtained by checking the parity word or CRCC, and for example, the latch circuit 2
When the data being input to is low reliability data, "o" is input from terminal 12; when it is high reliability data, "o" is input from terminal 12. Furthermore, when the output from the latch circuit 14 is 1'', the data selector 8 is connected to the average value calculation circuit 6.
When the output data is 0'', the output data of the latch circuit 2 is output.
今、ラッチ回路2の出力データの信頼性が高ければ、ラ
ンチ回路14の出力は“0゛であり、データセレクタ1
4はラッチ回路2の出力データをそのまま出力する。こ
れに対し今ラッチ回路2の出力データの信頼性が低いと
、ラッチ回路14の出力は 1 となるため平均値演算
回路6の出力データがデータセレクタより出力される。Now, if the reliability of the output data of the latch circuit 2 is high, the output of the launch circuit 14 is "0", and the data selector 1
4 outputs the output data of the latch circuit 2 as is. On the other hand, if the reliability of the output data of the latch circuit 2 is low, the output of the latch circuit 14 becomes 1, so that the output data of the average value calculation circuit 6 is outputted from the data selector.
この平均値演算回路6の出力データはラッチ回路2の出
力データの直前直後のデータの平均値のデータとなるた
め平均値補間が行われたことになる。Since the output data of the average value calculation circuit 6 is the average value of the data immediately before and after the output data of the latch circuit 2, average value interpolation has been performed.
ここで平均値演算回路6は例えば全加算回路と1ビツト
シフトによる1/2倍器により構成される。この場合1
/2倍器の入力データの最下位ビットが 1゛であれば
、平均値演算回路6の出力データは必然的に演算結果を
切下げて得たデータとなる。Here, the average value calculation circuit 6 is composed of, for example, a full adder circuit and a 1/2 multiplier using a 1-bit shift. In this case 1
If the least significant bit of the input data of the /2 multiplier is 1, the output data of the average value calculation circuit 6 will inevitably be data obtained by rounding down the calculation result.
以下これを少し具体的に説明する。今データが4ビツト
であるとしである低信頼性データ(Bデータ)の直前の
データ(Aデータ)を1101(2+ 1直後のデータ
(Cデータ)を1001(2)とした時、上述の方法で
人煕をめるとA+Cflollo(21となり、1ピン
ト下位にシフトすることで1011 (21を得る。こ
れは十進法で考える13+9
と、−9=11となり正しい平均値データが得られたこ
とになる。しかし今Aデータを1101 (2)。This will be explained in more detail below. Assuming that the current data is 4 bits, the data (A data) immediately before the low reliability data (B data) is 1101 (2+1), and the data immediately after 1 (C data) is 1001 (2). If you add human numbers, you get A + Cfloro (21), and by shifting the focus one point lower, you get 1011 (21). This is 13 + 9 in decimal notation, and -9 = 11, which means that you have obtained the correct average value data. But now the A data is 1101 (2).
Cデータを1000 (2)とすると、A + Cf
10101 (2) ’<を得た後平均値データとして
1010 (2)を得るが、これは十進法で考えると+
3+8−10としたことになり演算結果の端数を切下げ
たことにより正しい平均値データが得られていないこと
になる。If C data is 1000 (2), A + Cf
After obtaining 10101 (2) '<, we obtain 1010 (2) as the average value data, which is + when considered in decimal notation.
3+8-10, which means that correct average value data is not obtained because the fraction of the calculation result is rounded down.
即ち平均値データが正しく得られるわけではなく)1/
2の確率で10進数で05だけ小さなデータを出力する
ことになる。In other words, the average value data is not obtained correctly) 1/
With a probability of 2, data smaller by 05 in decimal number will be output.
ところがアナログ原信号は平均値データに対して大きい
か小さいかはまちまちであるため、この切下げにより出
力データがアナログ原信号に対して誤差を大きくしてし
まうことがある。However, since the analog original signal varies in whether it is larger or smaller than the average value data, the output data may have a large error with respect to the analog original signal due to this rounding down.
また不自然な焉周波成分を発生してしまうことがあった
。これは端数を切上げる構成にしても同様である。Furthermore, unnatural frequency components may be generated. This also applies to the configuration in which fractions are rounded up.
また、上述の如き構成以外の従来のデータ処理装置に於
いても補間データを演算により得る際に、切上げもしく
は切下げにょシ出カデータの原信号に対する近似性を大
きく損いかつ不自然な高周波成分を発生してしまうこと
があった。Also, in conventional data processing devices other than the above-mentioned configuration, when obtaining interpolated data by calculation, rounding up or down greatly impairs the approximation of the output data to the original signal and generates unnatural high frequency components. There were times when I ended up doing this.
;発明の目的〉
本発明は上述の如き欠点に鑑み、低信頼性データをその
前後のデータの演算より得た新た々補間用データで置換
する際、演算結果の切上げや切下げによって出力データ
の原信号に対する近似性が損われるのを防止し、原信号
に近い出力データを得ることのできるデータ処理装置を
提供することを目的とする。;Object of the Invention> In view of the above-mentioned drawbacks, the present invention has been designed to reduce the original output data by rounding up or down the calculation result when replacing low reliability data with new interpolation data obtained by calculation of data before and after the data. It is an object of the present invention to provide a data processing device capable of preventing loss of approximation to a signal and obtaining output data close to the original signal.
〈実施例による説明〉 以下、本発明を実施例を用いて説明する。<Explanation based on examples> The present invention will be explained below using examples.
以下の説明はアナログ信号が4ビツトのデジタルデータ
として伝送されて来たものとして説明する。−またオー
ディオ信号やビデオ信号を2値化する際の2進法に一般
に28コンブリメントが使われる。これはシステム異常
時に発生しがちな全ピットが0’lJまたは全ピットが
1”のデータに対応する値がO付近であるといった理由
でよく用いられるが、本実施例に於ける演算回路には前
述の1ビツトシフトによる%倍器が含まれることにする
ので所6目オフセットバイナリによる2値化データを取
扱うこととして説明する。まだ28コンブリメントによ
るデータを一度オフセットバイナリによるデータに転換
して処理するものと考えてもらっても良い。The following explanation will be made assuming that the analog signal is transmitted as 4-bit digital data. - Also, 28 conbriment is generally used in the binary system when converting audio and video signals into binarized signals. This is often used because the value corresponding to data in which all pits are 0'lJ or all pits are 1'' is around O, which tends to occur when a system abnormality occurs. Since the above-mentioned % multiplier by 1-bit shift is included, we will explain that we will be handling binary data by 6th offset binary.We still need to convert the 28-combined data to offset binary data and process it. You may consider it a thing.
第2図は本発明の一実施例としてのデータ処理装置の要
部構成を示す図である。第2図に於いて第1図と同様の
構成要素については同一番号を付し説明は省略する。ま
た第2図の構成は説明の簡単のためJつの低信頼度デー
タが単独で発生するものと仮定している01a、lb。FIG. 2 is a diagram showing the main part configuration of a data processing device as an embodiment of the present invention. Components in FIG. 2 that are the same as those in FIG. 1 are given the same numbers and their explanations will be omitted. Furthermore, in the configuration of FIG. 2, it is assumed that J low-reliability data are generated independently for ease of explanation. 01a, lb.
1c、Idは夫々バイナリデータが入力される端子で、
これらの端子から入力されたデータは伝送系を介した4
ビツトデータとして入力される。16は全加算回路であ
り、端子1 a −i dに供給されている4ビツトデ
ータとラッチ回路4より出力されている4ビツトデータ
とを加算し、キャリーを含む5ビツトのデータとして出
力する。この5ビツトデータのうちキャリーを含む上位
4ビツトのデータを一出力すれば前述した様にラッチ回
路4の出力データの平均値の端数を切下げたデータが得
られる。18はラッチ回路4の出力を更にlサンプル期
間遅延して出力するラッチ回路、2’0.22は夫々減
算回路、23は入力データを2倍して出力する2倍回路
、24は全加算回路、30.32.34は夫々インバー
タである。1c and Id are terminals into which binary data is input, respectively.
The data input from these terminals is transmitted through the transmission system.
Input as bit data. 16 is a full adder circuit which adds the 4-bit data supplied to terminals 1a-i-d and the 4-bit data output from the latch circuit 4, and outputs the result as 5-bit data including carry. By outputting the upper 4 bits of data including the carry out of this 5-bit data, data obtained by rounding down the average value of the output data of the latch circuit 4 can be obtained as described above. 18 is a latch circuit that delays the output of the latch circuit 4 by l sample period and outputs it; 2'0.22 is a subtraction circuit; 23 is a doubling circuit that doubles the input data and outputs it; 24 is a full adder circuit. , 30, 32, and 34 are inverters, respectively.
次に、上述の構成による各部の動作を説明する前に、本
発明の原理について簡単に説明する。Next, before explaining the operation of each part according to the above-described configuration, the principle of the present invention will be briefly explained.
第3図(A)、(B)は本発明を説明するだめの図であ
る。第3図(A) 、 (B)に於いて点線はアナログ
原信号、○は高信頼度データ、△及び×は補間データを
夫々示している。また1、、 12.1.。FIGS. 3(A) and 3(B) are diagrams for explaining the present invention. In FIGS. 3(A) and 3(B), dotted lines indicate analog original signals, ○ indicates highly reliable data, and Δ and × indicate interpolated data, respectively. Also 1,, 12.1. .
t4は夫々サンプリングのタイミングを示しており、t
、の時点で伝送されてきたデータが低信頼度であるもの
とする。t4 indicates the sampling timing, and t
It is assumed that the data transmitted at the time of , has low reliability.
今第3図(A)に示す如< 1.のタイミングでアナロ
グ原信号が上に凸の場合、即2次微分値が負の時はアナ
ログ原信号は比較的大きなレベルとなっているため演算
結果の端数を切上げて補間データを得るのが望ましい。As shown in Figure 3 (A), <1. If the analog original signal is convex upward at the timing of , the analog original signal is at a relatively large level when the second derivative value is negative, so it is desirable to round up the calculation result to obtain interpolated data. .
一方第3図(B)に示す如< txのタイミングでアナ
ログ原信号が下に凸の場合には、演算結果の端数を切下
げて補間データを得るのが望ましいものである。On the other hand, if the analog original signal is convex downward at the timing < tx as shown in FIG. 3(B), it is desirable to obtain interpolated data by rounding down the fraction of the calculation result.
次に2次微分値が正か負かを判別する方法−例について
説明する。今1. 、17.及びt4に於ける各データ
値をd、、dt、d、とする。2次微分値が旧というと
とは時間が経つにつれて信号の傾きが大きくなるという
ことであるから、t、からt2の間の平均の傾きとt2
からt4の間の平均の傾きを比較してやればよい。つま
り(dt−dl)/T(Tはlサンプリング期間を示す
)と(d4+d2)/2Tとを比較してやればよく、(
cL −dz )+ 2 (、d+’ dt)が正のと
きは下に凸、負のときは上に凸となる。まだt4よりT
だけ遅れたt、に於けるデータ(d、)を利用する時は
、2(dl−dl) +(dt−dl)の正負もしくは
(’1s−d4)+(dt−4)の正負を判別すればよ
い。Next, an example of a method for determining whether a second-order differential value is positive or negative will be described. Now 1. , 17. Let the respective data values at t4 and t4 be d, dt, d. If the second-order differential value is old, it means that the slope of the signal increases as time passes, so the average slope from t to t2 and t2
What is necessary is to compare the average slope between t4 and t4. In other words, all you have to do is compare (dt-dl)/T (T indicates l sampling period) and (d4+d2)/2T, and (
When cL - dz )+ 2 (, d+' dt) is positive, it is convex downward, and when it is negative, it is convex upward. Still T than t4
When using the data (d,) at t, which is delayed by do it.
以下、第2図に示す装置各部の動作について具体的デー
タを用いて説明する。尚、本実施例に於いて端子1a−
idに入力されるデータは0レベルを境にほぼ同じ振幅
、同じ割合で発生するアナログ信号(例えはオーディオ
信号)を標本化したものとし、量子化については線形4
ビツトとし、−8から+7まで16段階とする。The operation of each part of the apparatus shown in FIG. 2 will be explained below using specific data. In addition, in this embodiment, the terminal 1a-
The data input to id is a sampled analog signal (for example, an audio signal) that occurs at approximately the same amplitude and at the same rate from the 0 level, and the quantization is linear 4.
It is assumed that there are 16 levels from -8 to +7.
つ咬り10進テータが−8であれば0000f21.0
であれば100012+、+7であれば111N2+と
いうことになる。If the double decimal theta is -8, then 0000f21.0
If it is, then it is 100012+, and if it is +7, it is 111N2+.
まず第3図(A)に従ってd、が1000+21(0)
、d、が1011121 (+3) 、d4が111
Of2+ (+6)であると仮定する。この時、端子1
a〜1dにdlが入力されていれば、ラッチ回路2から
d2が出力されており、ラッチ回路18からd4が出力
されている。この時ラッチ回路14の出力はノ\イレベ
ルであるので、データセビクタ8は全加算回路16の出
力の上位4ビツトのデータ即ち(d2十d4)/2を出
力する。First, according to Figure 3 (A), d is 1000 + 21 (0)
, d, is 1011121 (+3), d4 is 111
Assume that Of2+ (+6). At this time, terminal 1
If dl is input to a to 1d, d2 is output from the latch circuit 2, and d4 is output from the latch circuit 18. At this time, since the output of the latch circuit 14 is at the noise level, the data selector 8 outputs the upper 4 bits of the output of the full adder circuit 16, that is, (d2 + d4)/2.
一方、減算回路20のプラス入力はd4、マイナス入力
はd2であるが、夫々インバータ30゜32により最上
位ビットのデータ(MSB)を反転させてから入力する
。これは減算回路による演算を2’sコンブリメントの
データで行うためであり、各インバータ30,32.3
4は夫々オフセットバイナリによるデータを2Sコンブ
リメントによるデータに変換する役目を果たしている。On the other hand, the plus input of the subtraction circuit 20 is d4, and the minus input is d2, but the most significant bit data (MSB) is inverted by inverters 30 and 32 before being input. This is because the calculation by the subtraction circuit is performed using 2's conjoint data, and each inverter 30, 32.3
4 serve to convert data based on offset binary into data based on 2S conjoint.
従って減算回路20.22に入力されるdlは0000
+2+ 、d、は0011i2+、d4は0110t
21となる。Therefore, dl input to the subtraction circuit 20.22 is 0000.
+2+, d, is 0011i2+, d4 is 0110t
It will be 21.
従って減算回路20の出力データ(d4− d2)は0
011t2+ (−3) 、減算回路22の出力データ
(d。Therefore, the output data (d4-d2) of the subtraction circuit 20 is 0.
011t2+ (-3), the output data of the subtraction circuit 22 (d.
−d2)は11ON2+となる。減算回路22の出力デ
ータ(ti、−d、)は2倍回路23で2倍され101
012+となり、減算回路20の出力データ0011
+21と全加算回路24で加算されて出力1101+2
+を得る。全加算回路24の出力は(d44 ) +
2 (d+ ’t)であり、前述した様にこのデータ正
負を見分ければ信号の凹凸(2次微分的特徴)が判別で
きる。2′sコンブリメントによるデータはそのMSB
が′1′のとき負、′0″のとき正である。従ってこの
MSBは1”であるので、(d4+a4 )/2の値を
切上げてやればよいことになる。-d2) becomes 11ON2+. The output data (ti, -d,) of the subtraction circuit 22 is doubled by the doubling circuit 23 and becomes 101
012+, and the output data of the subtraction circuit 20 is 0011.
+21 and is added by the full adder circuit 24 to output 1101+2
Get +. The output of the full adder circuit 24 is (d44) +
2 (d+'t), and as described above, by distinguishing whether this data is positive or negative, the unevenness (second-order differential feature) of the signal can be determined. The data by 2's combination is its MSB.
is negative when it is '1', and positive when it is '0''. Therefore, since this MSB is 1'', it is sufficient to round up the value of (d4+a4)/2.
全加算回路16はオフセットバイナリによるd、 (1
01N2+)とd4(1110(2))とを加算するが
、そのキャリーインとして前述の全加算回路24の出力
のMSB”1″が入り、その出力は11010f2+と
なる。従ってこの上位4ビツトを平均値データとすれば
l 10 j+21 (+5 )となり端数が切上げら
れたことになる。従ってこのデータにより得だ出力デー
タ(第3図(A)で△にて示す)は原アナログ信号波形
に近似される。第3図(A)にて×で示すデータは端数
を切下げた場合の出力データである。The full adder circuit 16 calculates d, (1
01N2+) and d4 (1110(2)) are added, and the MSB "1" of the output of the aforementioned full adder circuit 24 is input as a carry-in, and the output becomes 11010f2+. Therefore, if these upper 4 bits are taken as average value data, it becomes l 10 j+21 (+5), which means that the fraction is rounded up. Therefore, with this data, the output data (indicated by Δ in FIG. 3(A)) is approximated to the original analog signal waveform. The data indicated by x in FIG. 3(A) is output data when fractions are rounded down.
次に第3図(B)に従ってdlが0111121 (−
1)、d、カ1000+21 (0)、d4が110
N2+ (+5 )であると仮定する。この時、減算回
路2oの出力は28コンブリメントによる0 101
+21 + また減算回路22の出力は1111+a、
2倍回路23の出力は1110121となり、全加算回
路24の出力は0011 +21である。従って全加算
回路24のMSBは″0パであるから、全加算回路16
のキャリーインは“0”となる。全加算回路16ではオ
フセットバイナリにょるd4 (1101+21)トd
。Next, according to FIG. 3(B), dl is 0111121 (-
1), d, Ka1000+21 (0), d4 is 110
Assume that N2+ (+5). At this time, the output of the subtraction circuit 2o is 0 101 due to 28 conbriment.
+21 + Also, the output of the subtraction circuit 22 is 1111+a,
The output of the doubling circuit 23 is 1110121, and the output of the full adder circuit 24 is 0011+21. Therefore, since the MSB of the full adder circuit 24 is "0", the full adder circuit 16
The carry-in of is "0". In the full adder circuit 16, the offset binary is d4 (1101+21) and d
.
(1,000f21)とが加算され、出方は1’ 01
0 N2+を得る。そしてこの上位4ビツト1010+
2+より+2を得るので端数は切下げられたことになる
。従ってこの出方データ(第3図(B)でΔにて示す)
は、端数を切上げた場合(第3図(B)で×忙て示す)
に比べはるが姉原アナログ信号波形に近似されたことに
なる。(1,000f21) is added, and the output is 1' 01
0 N2+ is obtained. And this upper 4 bits 1010+
Since we get +2 from 2+, the fraction has been rounded down. Therefore, this output data (indicated by Δ in Figure 3 (B))
is when the fraction is rounded up (indicated by × in Figure 3 (B))
Compared to , Haru is approximated to the Anehara analog signal waveform.
上述の如く、N2図に示す構成によれば平均値回路の演
算結果の端数の切上げ切下げを原アナログ信号の2次微
分的特徴に応じて行っているため、特に量子化が粗い場
合出方データが切上げや切下げによ、り原アナログ信号
からの誤差を大きくすることはなく、むしろ原アナログ
信号に近似した出力データを得ることができる。As mentioned above, according to the configuration shown in the N2 diagram, the fraction of the calculation result of the average value circuit is rounded up or down according to the second-order differential characteristics of the original analog signal, so especially when the quantization is coarse, the output data By rounding up or down, the error from the original analog signal does not increase, but rather output data that approximates the original analog signal can be obtained.
次に、低信頼データが2個以上連続して発生する場合も
考慮に入れる場合について、第4図を用いて説明する。Next, a case will be explained using FIG. 4 in which the case where two or more pieces of unreliable data occur consecutively is also taken into consideration.
第4図は本発明の他の実施例としてのデータ処理装置の
狭部構成を示す図である。第4図に於いて第2図と同様
の構成要素については同一番号を付し、説明は省略する
036はインバータ、38.4Qは大々アンドグーl、
42.44は夫々データセレクタである。FIG. 4 is a diagram showing a narrow section configuration of a data processing device as another embodiment of the present invention. Components in FIG. 4 that are the same as those in FIG. 2 are given the same numbers and their explanations are omitted.
42 and 44 are data selectors, respectively.
また第5図はfJ4図各部の状態を示すタイミングチャ
ートであシ、以下第5図を用いて動作の説明をする。Further, FIG. 5 is a timing chart showing the states of each part of the fJ4 diagram, and the operation will be explained below using FIG. 5.
第4図のDATA−INの部分には第5図のDATA−
INに示す如く、Do、 Di、 D2・・Di9.
D20の順にデーとき、DATA−INよシ入力されて
いるデータが低信頼度であることを示す。従ってD4.
D7. Do、 D 10及びDI3〜D18が夫々
低信頼度であることになる。The DATA-IN part in Fig. 4 has the DATA-IN part in Fig. 5.
As shown in IN, Do, Di, D2...Di9.
When D20 appears in the order, it indicates that the data input through DATA-IN has low reliability. Therefore, D4.
D7. Do, D10, and DI3 to D18 each have low reliability.
今、ラッチ回路14の出力が0″である時には、ラッチ
回路2よシ出力されているデータは高い信頼度である。Now, when the output of the latch circuit 14 is 0'', the data output from the latch circuit 2 has high reliability.
この時アンドゲート38゜40の出力はローレベルであ
シ、データセレクタ42.44は夫々図中り側に供給さ
れているデータを選択して出力する。従ってこの時はラ
ッチ回路14の出力がそのままDATA−OUTとなる
と共にラッチ回路4へ供給される。At this time, the outputs of the AND gates 38 and 40 are at a low level, and the data selectors 42 and 44 respectively select and output the data supplied to the lower side in the figure. Therefore, at this time, the output of the latch circuit 14 becomes DATA-OUT and is supplied to the latch circuit 4 as is.
一方ラッチ回路14の出力が”1”である時には、ラッ
チ回路2の出力データは低信頼度データであるためデー
タセレクタ42.44を介してそのままDATA−OU
Tとすることはできない。そこで何らかの補間データと
置換してやる必要がある。これは最も時間的に近い過去
に発生した高信頼度データで置換する(前値ホールドす
る)か、その高信頼度データと直後の高信頼度データと
の平均値を示すデータで置換する(平均値補間する)か
によって行われる。On the other hand, when the output of the latch circuit 14 is "1", the output data of the latch circuit 2 is low reliability data, so it is directly sent to DATA-OU via the data selectors 42 and 44.
It cannot be T. Therefore, it is necessary to replace it with some kind of interpolated data. This can be replaced with highly reliable data that occurred in the past closest in time (holding the previous value), or replaced with data that indicates the average value of that highly reliable data and the immediately following highly reliable data (average This is done by interpolating values).
これは低信頼度データの直後のデータの信頼性によって
決定される。即ち、直後のデータが高信頼度であれば平
均値補間が可能であるため、全加算回路16の出力デー
タの上位4ビット分により前述の如く得られる平均値デ
ータで置換する。この場合はアンドゲート38の出力が
ハイレベルとなりデータセレクタ42は図中H側に入力
されているデータ(即ち全加算回路16の出力データの
上位ビット分)を出力し、これはデータセレクタ44の
L側を介してDATA−OUTとなる。D4を(D3+
D5)/2で置換している部分、D7を(D6+D8)
/2で置換している部分がこれに相当する。This is determined by the reliability of the data immediately following the low reliability data. That is, since average value interpolation is possible if the immediately following data has high reliability, it is replaced with average value data obtained as described above from the upper 4 bits of the output data of the full adder circuit 16. In this case, the output of the AND gate 38 becomes high level, and the data selector 42 outputs the data input to the H side in the figure (i.e., the upper bits of the output data of the full adder circuit 16), which is input to the data selector 44. It becomes DATA-OUT via the L side. D4 (D3+
The part replaced with D5)/2, D7 is replaced with (D6+D8)
This corresponds to the part replaced with /2.
−万、直後のデータが低信頼度であるときには、平均値
補間を行うことが不可能であるので直前に出力されたデ
ータをもう一度出方する。- If the immediately following data has low reliability, it is impossible to perform average value interpolation, so the data output immediately before is output again.
この時アンドゲート40の出力がハイレベルとなり、デ
ータセレクタ44は直前に出方したデータをラッチ回路
4で1サンプル期間遅らせたものを出力する。このデー
タセレクタ44の出力データはDATA OUTとされ
ると共に、再びラッチ回路4に供給される。DoをD8
で置換している部分、D13〜17を012で置換して
いる部分がこれに相浩する。At this time, the output of the AND gate 40 becomes high level, and the data selector 44 outputs the data that was output immediately before, delayed by one sample period by the latch circuit 4. The output data of this data selector 44 is set as DATA OUT and is again supplied to the latch circuit 4. Do to D8
This corresponds to the part where D13 to D17 are replaced with 012.
史にいくつか低信頼度データが連続した時に、最後の低
信頼度データがラッチ回路2より出力されている時には
、前述の説明よシ明らがな如くアンドゲート38の出力
はハイレベル、アンドゲート40の出力はローレベルで
あるタメ、DATA OUTへは全加算回路16の出力
の上位4ビツトを出力する。この全加算回路はラッチ回
路4より出力されている前値ホールドデータ、即ち最も
近い過去に発生した高信頼度のデータと、DATA−I
Nに入力されている高信頼度データとの平均値のデータ
がDATA−OUTよlJi力サレすo D 10 ヲ
(D8+D11)/2で置換している部分、Di8を(
D12+DI’9)/2で置換している部分がこれに相
当する。When several pieces of low-reliability data are consecutive in history, when the last low-reliability data is output from the latch circuit 2, the output of the AND gate 38 is at a high level, as is clear from the above explanation, and the AND Since the output of the gate 40 is at a low level, the upper 4 bits of the output of the full adder circuit 16 are outputted to DATA OUT. This full adder circuit uses the previous value hold data output from the latch circuit 4, that is, highly reliable data generated in the most recent past, and the DATA-I
The average value data with the high reliability data input to N is replaced with DATA-OUT by (D8+D11)/2, and Di8 is replaced with (D8+D11)/2.
This corresponds to the part substituted with D12+DI'9)/2.
尚全加算回路24の出力データは原アナログの時には原
アナログ信号が下に凸、賞の時には上に凸というこ七に
なる。全加算回路24の出力は2′Bコンブリメントに
よるデータであるので、そのMSBを全加算回路16に
供給することによって、同様に平均値演算結果の切上げ
もしくは切下げを行っている。It should be noted that the output data of the full adder circuit 24 is such that when it is an original analog signal, the original analog signal is convex downward, and when it is a prize, it is convex upward. Since the output of the full adder circuit 24 is data based on 2'B congruence, by supplying the MSB to the full adder circuit 16, the average value calculation result is similarly rounded up or down.
上述の如き構成に於いても粗い量子化を行った場合にも
同響に原アナログ信号に近似したデータが得られること
はいうまでもない。It goes without saying that even in the configuration as described above, data that is similar to the original analog signal can be obtained even if coarse quantization is performed.
尚、上述の説明に於いてはオフセットバイナリの4ビツ
トデータを用いて説明しているが、データの種類及び量
子化数に関係なく本発明は適用可能である。また補間デ
ータを得るための演算手段としては平均値演算について
のみ説明したが、3次補間法の場合の演算結果を切上げ
または切下ける場合にも本発明を適用可能であるO
く効果の説明〉
以上説明した如く、本発明によれば低い信頼性のデータ
をその前後のデータの演算出力に応じた補間データで置
換する除、これによって出力されるデータが原信号によ
り近似する様にその演算結果の切上は切下げを行うこと
のできるデータ処理装置を得るものである。Although the above explanation uses offset binary 4-bit data, the present invention is applicable regardless of the type of data and the number of quantizations. In addition, as a calculation means for obtaining interpolated data, only the average value calculation has been explained, but the present invention can also be applied when rounding up or down the calculation result in the case of the cubic interpolation method. > As explained above, according to the present invention, in addition to replacing low-reliability data with interpolated data according to the calculation output of the data before and after it, the calculation is performed so that the output data is more similar to the original signal. Rounding up the result yields a data processing device capable of rounding down.
第1図は従来の一般的なデータ処理装置の概略構成例を
示す図、
第2図は本発明の一実施例としてのデータ処理装置の要
部構成を示す図、
第3図囚、(B)は本発明の装置によるデータ置換を説
明するための図、
第4図は本発明の他の実施例としてのデータ処理装置の
要部構成を示す図、
第5図は第4図会部の波形を示すタイミングチャートで
ある。
2 、’4 、14及び18は夫々ラッチ回路、8゜4
2は夫々置換手段に含まれるデータセレクタ、16は演
算手段に含まれる全加算回路である020.22は夫々
減算回路、23は2倍回路、24は全加算回路でありこ
れらは判別手段に含まれる。
出願人 キャノン株式会社FIG. 1 is a diagram showing a schematic configuration example of a conventional general data processing device, FIG. 2 is a diagram showing a main part configuration of a data processing device as an embodiment of the present invention, and FIG. ) is a diagram for explaining data replacement by the device of the present invention, FIG. 4 is a diagram showing the main part configuration of a data processing device as another embodiment of the present invention, and FIG. 5 is a timing chart showing waveforms. 2, '4, 14 and 18 are latch circuits, 8°4
2 is a data selector included in the replacement means, 16 is a full adder circuit included in the arithmetic means, 020 is a subtracter circuit, 23 is a doubling circuit, and 24 is a full adder circuit, which are included in the discriminator. It will be done. Applicant Canon Co., Ltd.
Claims (1)
後に処理する装置であって、低信頼度データの前後のデ
ータを演算する手段と、前記低信頼度データの近傍のデ
ータを用いて前記アナログ信号波形の2次微分的特徴を
判別する手段と、該判別手段に応じて前記演算結果の切
上げ及び切下げを択一的に行い新たなデータを発生する
手段と、該発生手段で得たデータで前記低信頼性データ
を置換する手段とを具えるデータ処理装置。A device for processing data obtained by sampling a temporally continuous analog signal after transmission, the device comprising: means for calculating data before and after low reliability data; means for determining second-order differential characteristics of a signal waveform; means for generating new data by selectively rounding up or rounding down the calculation result according to the determining means; and means for replacing the low reliability data.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3168584A JPS60176340A (en) | 1984-02-22 | 1984-02-22 | Data processor |
US06/697,399 US4803684A (en) | 1984-02-07 | 1985-02-01 | Apparatus for data error correction using rounding technique |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3168584A JPS60176340A (en) | 1984-02-22 | 1984-02-22 | Data processor |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60176340A true JPS60176340A (en) | 1985-09-10 |
JPH0546728B2 JPH0546728B2 (en) | 1993-07-14 |
Family
ID=12337938
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3168584A Granted JPS60176340A (en) | 1984-02-07 | 1984-02-22 | Data processor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60176340A (en) |
-
1984
- 1984-02-22 JP JP3168584A patent/JPS60176340A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPH0546728B2 (en) | 1993-07-14 |
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