JPS60173649A - 電子機器 - Google Patents
電子機器Info
- Publication number
- JPS60173649A JPS60173649A JP59029427A JP2942784A JPS60173649A JP S60173649 A JPS60173649 A JP S60173649A JP 59029427 A JP59029427 A JP 59029427A JP 2942784 A JP2942784 A JP 2942784A JP S60173649 A JPS60173649 A JP S60173649A
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- JP
- Japan
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- terminal
- access
- address
- level
- processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012790 confirmation Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Credit Cards Or The Like (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、着脱自在な記憶装置を備えた電子機器に関す
るものである。
るものである。
従来のこの種電子機器においては、記憶装置、例えば、
ＲＡＭカード、ＲＡＩＶＩパック、ＲＯＭパック等の記
憶装置をそのアクセス中に取外した場合にはＣＰＵを有
する電子機器本体が正常力処理を継続できなくなる欠点
があった。例えば、ＲＡＭカードに対する一連の情報の
書込み時においてＲＡＭカードが取外されると、読出し
時において情報の流れが中断し、プログラムの暴走が生
ずることになる。
ＲＡＭカード、ＲＡＩＶＩパック、ＲＯＭパック等の記
憶装置をそのアクセス中に取外した場合にはＣＰＵを有
する電子機器本体が正常力処理を継続できなくなる欠点
があった。例えば、ＲＡＭカードに対する一連の情報の
書込み時においてＲＡＭカードが取外されると、読出し
時において情報の流れが中断し、プログラムの暴走が生
ずることになる。
本発明は、かかる問題点に鑑みて、記憶装置をそのアク
セス中に取外しだ場合においても、情報をとぎれさせる
ことなく、記憶装置の再装着によって一連の情報のアク
セス処理を継続できるようにすることによシ、信頼性の
高い電子機器を提供するととを目的とする。
セス中に取外しだ場合においても、情報をとぎれさせる
ことなく、記憶装置の再装着によって一連の情報のアク
セス処理を継続できるようにすることによシ、信頼性の
高い電子機器を提供するととを目的とする。
以下、図面を参照して本発明の詳細な説明する。
第１図は本発明の一例構成を記憶装置を分離した状態で
示す。とこで、１０は電子機器の本体、２０は本体１０
に設けたコネクタ部、３０はコネクタ部２０を介して本
体１０に装着可能な記憶装置であシ、本実施例において
はこの記憶装置をＲＡＭカードとする。３２はコネクタ
部２０に接続可能なＲＡＭカード３０の端子群であり、
アドレスバス、データバスの端子に加え、ＲＡＭ カー
ド３０のグラウンド端子ＧＮＤを有する。ＲＥＬはＲＡ
Ｍカード３０の装着時に端子ＧＮＤと接続される端子で
ある０す々わち、ＲＡＭカード３０を本体１０に装着し
たとき、コネクタ部２０を介して双方のアドレスバス、
データバスが接続される他、端子Ｒ’Ｅ Ｌが接地され
ることになる０第２図は本発明電子機器の構成の一例を
示すブロック図である。ここで、１２は第３図につき後
述する処理手順に従って各部を制御する中央処理装置（
ＣＰＵ ）であシ、第３図に示す如き制御手順を格納し
たＲＯＭを有する。３４はＲＡＭカード３０内の読出し
／書込み記憶装置（ＲＡＭ’ ）であり、ＲＡＭカード
３０の装着によって本体１０トノ間のアドレスバスＡＢ
およびデータバスＤＢが接続される０１４はＣＰＵ１２
が発生するアドレス信号ＡＢＩ に応じて、アドレスバ
スＡＢを介しＲＡＭ３４のアドレスを指示するアドレス
カウンタである。
示す。とこで、１０は電子機器の本体、２０は本体１０
に設けたコネクタ部、３０はコネクタ部２０を介して本
体１０に装着可能な記憶装置であシ、本実施例において
はこの記憶装置をＲＡＭカードとする。３２はコネクタ
部２０に接続可能なＲＡＭカード３０の端子群であり、
アドレスバス、データバスの端子に加え、ＲＡＭ カー
ド３０のグラウンド端子ＧＮＤを有する。ＲＥＬはＲＡ
Ｍカード３０の装着時に端子ＧＮＤと接続される端子で
ある０す々わち、ＲＡＭカード３０を本体１０に装着し
たとき、コネクタ部２０を介して双方のアドレスバス、
データバスが接続される他、端子Ｒ’Ｅ Ｌが接地され
ることになる０第２図は本発明電子機器の構成の一例を
示すブロック図である。ここで、１２は第３図につき後
述する処理手順に従って各部を制御する中央処理装置（
ＣＰＵ ）であシ、第３図に示す如き制御手順を格納し
たＲＯＭを有する。３４はＲＡＭカード３０内の読出し
／書込み記憶装置（ＲＡＭ’ ）であり、ＲＡＭカード
３０の装着によって本体１０トノ間のアドレスバスＡＢ
およびデータバスＤＢが接続される０１４はＣＰＵ１２
が発生するアドレス信号ＡＢＩ に応じて、アドレスバ
スＡＢを介しＲＡＭ３４のアドレスを指示するアドレス
カウンタである。
１６は２つの入力端子を有するアンドゲートで他方の入
力端子Ｉ２にはＣＰＵ１２の出力端Ａを接続する。また
、アンドゲート１６の出力信号なＣＰＵ１２の入力端子
Ｈおよびデクリメンタ１８に導く。デクリメンタ１８は
アンドゲート１６の出力信号の立上りを検知してアドレ
スカウンタ１４の内容を１だけ減少させる。
力端子Ｉ２にはＣＰＵ１２の出力端Ａを接続する。また
、アンドゲート１６の出力信号なＣＰＵ１２の入力端子
Ｈおよびデクリメンタ１８に導く。デクリメンタ１８は
アンドゲート１６の出力信号の立上りを検知してアドレ
スカウンタ１４の内容を１だけ減少させる。
かかる構成において、ＲＡＭカード３０使用開始前の未
装着時にはアンドゲート１６の入力端子される。ＲＡＭ
カード３０が装着されると、端子ＲＥＬとＧＮＤとが接
続されるので電源■は接地され、端子１１はローレベル
と々る。
装着時にはアンドゲート１６の入力端子される。ＲＡＭ
カード３０が装着されると、端子ＲＥＬとＧＮＤとが接
続されるので電源■は接地され、端子１１はローレベル
と々る。
このＲＡＭカード３０の装着状態において、ＣＰＵ１２
はＲＡＭ３４をアクセスするとき装着状態を確認するた
め、端子Ａよジノ・イレベルの信号を出力し、アンドゲ
ート１６よりローレベルの出力を得ると、ＲＡＭ ３４
のアドレスをアドレスカウンタ１４を介して順次＋１だ
け歩進させつつ指定し、データバスＤＢを介して情報の
アクセスを行う。ここで、ＲＡＭカード３０が取外され
た場合にはアンドゲート１６の入力端子１１がハイレベ
ルとなり、ＣＰＵ１２が端子Ａよりハイレベルの信号を
出力するとアントゲ−１・１６の出力信号はハイレベル
となる。
はＲＡＭ３４をアクセスするとき装着状態を確認するた
め、端子Ａよジノ・イレベルの信号を出力し、アンドゲ
ート１６よりローレベルの出力を得ると、ＲＡＭ ３４
のアドレスをアドレスカウンタ１４を介して順次＋１だ
け歩進させつつ指定し、データバスＤＢを介して情報の
アクセスを行う。ここで、ＲＡＭカード３０が取外され
た場合にはアンドゲート１６の入力端子１１がハイレベ
ルとなり、ＣＰＵ１２が端子Ａよりハイレベルの信号を
出力するとアントゲ−１・１６の出力信号はハイレベル
となる。
このハイレベル信号をＣＰＵ１２が検知し、ＲＡＭカー
ド３０が取外されたことを認識して処理を停止する。さ
らに、アンドゲート１６の出力信号の立上シにより、デ
クリメンタ１８はアドレスカウンタ１４の値を１だけ減
じる０ ここで、カードが再装着された場合には、端子１１はロ
ーレベルとなり、従ってＣＰＵのカード装着確認処理の
ときアンドゲート１６の出力信号もローレベルとなる。
ド３０が取外されたことを認識して処理を停止する。さ
らに、アンドゲート１６の出力信号の立上シにより、デ
クリメンタ１８はアドレスカウンタ１４の値を１だけ減
じる０ ここで、カードが再装着された場合には、端子１１はロ
ーレベルとなり、従ってＣＰＵのカード装着確認処理の
ときアンドゲート１６の出力信号もローレベルとなる。
これをＣＰＵ１２が検知して処理を再開すれば、ＲＡＭ
３４に対するアクセスは正常に継続されることになる。
３４に対するアクセスは正常に継続されることになる。
而して一連の処理が終了した場合には端子Ａをローレベ
ルとすればよい。
ルとすればよい。
かかる処理をさらに詳細に説明する。
第３図はＣＰＵ１２によるアクセス継続の処理手順の一
例を示す。まず、Ｒｊｌｉカード３０が挿入されると、
ＣＰＵ１２は、アクセスを開始する前に、ステップＳ１
にて、端子Ａをノ・イレベルとしてＲＡ Ｍカード３０
の挿入、すなわち、端子１１へノ入力がハイレベルから
ローレベルとなったことを検知する。次いで、ステップ
Ｓ２にて、アクセスを行うＲＡＭ３４の領域の先頭゛ア
ドレスから１を減じた数をアドレスカウンタ１４にセッ
トする。
例を示す。まず、Ｒｊｌｉカード３０が挿入されると、
ＣＰＵ１２は、アクセスを開始する前に、ステップＳ１
にて、端子Ａをノ・イレベルとしてＲＡ Ｍカード３０
の挿入、すなわち、端子１１へノ入力がハイレベルから
ローレベルとなったことを検知する。次いで、ステップ
Ｓ２にて、アクセスを行うＲＡＭ３４の領域の先頭゛ア
ドレスから１を減じた数をアドレスカウンタ１４にセッ
トする。
次いで、ステップＳ３にてアドレスカウンタ１４の内容
を＋１歩進し、ステップＳ４にてアドレスカウンタ１４
が指示するアドレスに対応した単位記憶領域についてア
クセスを行う。
を＋１歩進し、ステップＳ４にてアドレスカウンタ１４
が指示するアドレスに対応した単位記憶領域についてア
クセスを行う。
ステップＳ５においては、ＣＰＵ １２の端子Ｈがハイ
レベルであるか否か、す々わち、ＲＡＭカード３０が取
外されたか否かの判定を行う。ここで、否定判定が外さ
れた場合にはステップＳ３に復帰してアクセス処理を続
行し、肯定判定である場合にはステップＳ５の手順を繰
返してＲＡＭカード３０が再装着されるまで待機する。
レベルであるか否か、す々わち、ＲＡＭカード３０が取
外されたか否かの判定を行う。ここで、否定判定が外さ
れた場合にはステップＳ３に復帰してアクセス処理を続
行し、肯定判定である場合にはステップＳ５の手順を繰
返してＲＡＭカード３０が再装着されるまで待機する。
なお、アンドゲート１６の出力信号がローレベルとなっ
た時点でデクリメンタ１８はアドレスカウンタ１４の内
容を１減少させる。従って、ＲＡＭカード３０が再装着
され、端子ＨがローレベルとなったときにはステップＳ
３に復帰し、アドレスの歩進処理が々されるととにより
、取外しにより無効となったデータに係るアドレスから
のアクセス処理が可能となる。
た時点でデクリメンタ１８はアドレスカウンタ１４の内
容を１減少させる。従って、ＲＡＭカード３０が再装着
され、端子ＨがローレベルとなったときにはステップＳ
３に復帰し、アドレスの歩進処理が々されるととにより
、取外しにより無効となったデータに係るアドレスから
のアクセス処理が可能となる。
なお、本実施例においては、着脱自在な記憶装置をＲＡ
Ｍカードとして説明したが、これはＲＡＭパック、ＲＯ
Ｍカード、ＲＯＭパック等に対しても同様に適用できる
こと勿論である。また、上述の実施例においては、アク
セス中の記憶装置の取外しおよび再装着の検知を、アン
ドゲートの一方の入力端子に接続した記憶装置のグラウ
ンド端子に接続可能な端子とから行うようにしたが、か
かる検知手段も種々の構成とすることができる。例えば
、記憶装置の装着に応じて閉成するスイッチを設け、そ
の閉成によってアンドゲートの入力端子が、例えば本体
内のグラウンド線に接地されるような構成とすることも
できる。
Ｍカードとして説明したが、これはＲＡＭパック、ＲＯ
Ｍカード、ＲＯＭパック等に対しても同様に適用できる
こと勿論である。また、上述の実施例においては、アク
セス中の記憶装置の取外しおよび再装着の検知を、アン
ドゲートの一方の入力端子に接続した記憶装置のグラウ
ンド端子に接続可能な端子とから行うようにしたが、か
かる検知手段も種々の構成とすることができる。例えば
、記憶装置の装着に応じて閉成するスイッチを設け、そ
の閉成によってアンドゲートの入力端子が、例えば本体
内のグラウンド線に接地されるような構成とすることも
できる。
以上説明したように、本発明によれば、記憶装置がその
アクセス中に取外された場合においても、情報がとぎれ
ることなく記憶装置の再装着によってアクセス処理を継
続できるようにしたので、信頼性の高い電子機器を実現
できる効果が得られる。
アクセス中に取外された場合においても、情報がとぎれ
ることなく記憶装置の再装着によってアクセス処理を継
続できるようにしたので、信頼性の高い電子機器を実現
できる効果が得られる。
第１図は本発明電子機器の一例を示す斜視図、第２図は
その電気的構成の一例を示すブロック図、 第３図はそのアクセス継続処理手順の一例を示すフロー
チャートである。 １０・・・・・・電子機器本体 １２・・・・・ ＣＰＵ １４・・・・ アドレスカウンタ １８・・・・ デクリメンタ ２０・・・・ コネクタ ３０・・・・・・ ＲＡＭカード ３４・・・・ ＲＡ Ｍ 。 特許出願人 キャノン株式会社 第２図 第３図
その電気的構成の一例を示すブロック図、 第３図はそのアクセス継続処理手順の一例を示すフロー
チャートである。 １０・・・・・・電子機器本体 １２・・・・・ ＣＰＵ １４・・・・ アドレスカウンタ １８・・・・ デクリメンタ ２０・・・・ コネクタ ３０・・・・・・ ＲＡＭカード ３４・・・・ ＲＡ Ｍ 。 特許出願人 キャノン株式会社 第２図 第３図
Claims (1)
- 【特許請求の範囲】 着脱自在な記憶手段を具えた電子機器において１前記記
憶手段の接続状態において前記記憶手段の基本記憶領域
のアドレスを順次指定するアドレス指定手段と、 当該指定に応じて前記記憶手段のアクセス処理を行う処
理手段と、 当該アクセス処理の途中で前記記憶手段が分離されたと
きに、その時点で指定されている基本記憶領域のアドレ
スを保存して前記記憶手段の再接続を待機する待機手段
と、 前記記憶手段の再接続に伴い、前記保存されたアドレス
を前記アドレス指定手段に指定させて、（以下余白）
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59029427A JPS60173649A (ja) | 1984-02-18 | 1984-02-18 | 電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59029427A JPS60173649A (ja) | 1984-02-18 | 1984-02-18 | 電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60173649A true JPS60173649A (ja) | 1985-09-07 |
Family
ID=12275834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59029427A Pending JPS60173649A (ja) | 1984-02-18 | 1984-02-18 | 電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60173649A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62177695A (ja) * | 1986-01-31 | 1987-08-04 | Toshiba Corp | メモリカ−ド |
| JPH02110643A (ja) * | 1988-10-19 | 1990-04-23 | Pfu Ltd | 着脱式メモリカード |
-
1984
- 1984-02-18 JP JP59029427A patent/JPS60173649A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62177695A (ja) * | 1986-01-31 | 1987-08-04 | Toshiba Corp | メモリカ−ド |
| JPH0525154B2 (ja) * | 1986-01-31 | 1993-04-12 | Tokyo Shibaura Electric Co | |
| JPH02110643A (ja) * | 1988-10-19 | 1990-04-23 | Pfu Ltd | 着脱式メモリカード |
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