JPS60173634A - 命令信号列処理回路 - Google Patents
命令信号列処理回路Info
- Publication number
- JPS60173634A JPS60173634A JP2413284A JP2413284A JPS60173634A JP S60173634 A JPS60173634 A JP S60173634A JP 2413284 A JP2413284 A JP 2413284A JP 2413284 A JP2413284 A JP 2413284A JP S60173634 A JPS60173634 A JP S60173634A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- flag
- circuit
- execution
- execution processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Multi Processors (AREA)
- Exchange Systems With Centralized Control (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、複数の命令信号を蓄積するバッファ回路を備
える命令信号処理回路に関し、命令の実行を高速化しか
つ該バッファの輻輳確率を小さくしようとするものであ
る。
える命令信号処理回路に関し、命令の実行を高速化しか
つ該バッファの輻輳確率を小さくしようとするものであ
る。
従来技術と問題点
交換機の分野を例にすると、マイクロコンピュータを利
用した中央制御装置から集線装置の回線制御回路へ複数
の命令信号を逐次与え、回線制御回路側でそれを受けそ
して回線状態に応じてそれらの命令を順次実行する方法
がとられる。命令処理時間は回線状態に応じて変動する
ので、回線制御回路側には送られてきた複数の命令信号
を蓄積しておくバッフ１回路が必要となる。
用した中央制御装置から集線装置の回線制御回路へ複数
の命令信号を逐次与え、回線制御回路側でそれを受けそ
して回線状態に応じてそれらの命令を順次実行する方法
がとられる。命令処理時間は回線状態に応じて変動する
ので、回線制御回路側には送られてきた複数の命令信号
を蓄積しておくバッフ１回路が必要となる。
従来、到来する命令信号列と実際の命令処理回路（上記
の例では回線制御装置）との間の蓄積緩衝（バッファ）
回路としては、先頭の命令の実行が終了したら、この命
令の登録されていたバッファの位置を空きにし、そこへ
次の命令を詰め、これにより空いた次の命令の位置へは
更に次の命令を詰め、以下これを繰り返して全体の未実
行の命令をシフトする、いわゆるＦＩＦＯ（ファースト
イン、ファーストアウト）型のバッファが多く用いられ
て来た。しかしながら、この回路では蓄積された命令群
の内、先頭の命令から逐次実行して行く方法である為、
その先頭の命令が実行されないと後続の他の命令は全く
実行できない。従って空きもできず、一方命令信号は次
々と送られてくるからその収容先が見付からず、動作停
止に追い込まれる恐れがある。このため複数の命令実行
回路で複数の命令を同時に実行さ垂たい場合にはこのバ
ッファ方式は採用できない。この場合、各命令実行回路
に対応してそれぞれＦＩＦＯバフ７アを置く方法も当然
考えられるが、このようにすると命令信号列の源が一つ
である場合には特に金物量の増大が目立つ難点がある。
の例では回線制御装置）との間の蓄積緩衝（バッファ）
回路としては、先頭の命令の実行が終了したら、この命
令の登録されていたバッファの位置を空きにし、そこへ
次の命令を詰め、これにより空いた次の命令の位置へは
更に次の命令を詰め、以下これを繰り返して全体の未実
行の命令をシフトする、いわゆるＦＩＦＯ（ファースト
イン、ファーストアウト）型のバッファが多く用いられ
て来た。しかしながら、この回路では蓄積された命令群
の内、先頭の命令から逐次実行して行く方法である為、
その先頭の命令が実行されないと後続の他の命令は全く
実行できない。従って空きもできず、一方命令信号は次
々と送られてくるからその収容先が見付からず、動作停
止に追い込まれる恐れがある。このため複数の命令実行
回路で複数の命令を同時に実行さ垂たい場合にはこのバ
ッファ方式は採用できない。この場合、各命令実行回路
に対応してそれぞれＦＩＦＯバフ７アを置く方法も当然
考えられるが、このようにすると命令信号列の源が一つ
である場合には特に金物量の増大が目立つ難点がある。
発明の目的
本発明は、命令の蓄積バッファ回路は１つで複数の命令
を同時に実行させる事ができ（命令実行の高速化）、か
つ命令の実行処理が終了したものはバッファのどの位置
にあろうとも、新しい命令を積み込む事ができる様に未
実行の命令を全体的に詰めることでバッファ回路の輻輳
確率を低減しようとするものである。このことにより、
命令の実行処理の時間が非常に長びく場合に従来の方法
ではバッファメモリのオーバフローに結びつく場合が多
いが、本発明にあればどの命令でも実行が終了次第その
分だけ新しい命令を取り込む事ができる為オーバフロー
は起りに（くなる利点が生ずる。
を同時に実行させる事ができ（命令実行の高速化）、か
つ命令の実行処理が終了したものはバッファのどの位置
にあろうとも、新しい命令を積み込む事ができる様に未
実行の命令を全体的に詰めることでバッファ回路の輻輳
確率を低減しようとするものである。このことにより、
命令の実行処理の時間が非常に長びく場合に従来の方法
ではバッファメモリのオーバフローに結びつく場合が多
いが、本発明にあればどの命令でも実行が終了次第その
分だけ新しい命令を取り込む事ができる為オーバフロー
は起りに（くなる利点が生ずる。
発明の構成
本発明は、並行して動作可能な□複数の実行処理部と、
実行処理部に所定の動作を指示する命令信号を複数個蓄
積可能な先入れ先出し方式のバッファ回路と、該バッフ
ァ回路に蓄積された各命令信号を順次スキャンして該当
する実行処理部にリンクし、リンクしたものには命令実
行処理中フラグを付加し、処理が終了した命令信号があ
れば終了フラグを立てるスキャン回路と、前記フラグが
立てられたとき、該バッファ回路内における実行終了で
空いた命令信号位置をつめるシフト動作を行なわせて新
たな命令信号の取り込み領域を作るシフト回路とを備え
ることを特徴とするが、以下図示の実施例を参照しなが
らこれを詳細に説明する。
実行処理部に所定の動作を指示する命令信号を複数個蓄
積可能な先入れ先出し方式のバッファ回路と、該バッフ
ァ回路に蓄積された各命令信号を順次スキャンして該当
する実行処理部にリンクし、リンクしたものには命令実
行処理中フラグを付加し、処理が終了した命令信号があ
れば終了フラグを立てるスキャン回路と、前記フラグが
立てられたとき、該バッファ回路内における実行終了で
空いた命令信号位置をつめるシフト動作を行なわせて新
たな命令信号の取り込み領域を作るシフト回路とを備え
ることを特徴とするが、以下図示の実施例を参照しなが
らこれを詳細に説明する。
発明の実施例
第１図および第２図は本発明の一実施例を示すブロック
図で、ＢＭはＦＩＦＯ型のバッファメモリ、Ｅ１〜ＥＩ
Ｖは複数の実行処理部、ＥＸＰはバッファＢＭ内の命令
信号ｃｏ−ｃａをスキャンするスキャン回路、ＳＨＣは
該バッファＢＭのシフト回路、ＳＥＬはバッファメモリ
アドレスＡＤＨのセレクタ、ＥＮＤＦは実行処理部で命
令の実行が終了したとき立てられる終了フラグ（フリッ
プフロップ）である。
図で、ＢＭはＦＩＦＯ型のバッファメモリ、Ｅ１〜ＥＩ
Ｖは複数の実行処理部、ＥＸＰはバッファＢＭ内の命令
信号ｃｏ−ｃａをスキャンするスキャン回路、ＳＨＣは
該バッファＢＭのシフト回路、ＳＥＬはバッファメモリ
アドレスＡＤＨのセレクタ、ＥＮＤＦは実行処理部で命
令の実行が終了したとき立てられる終了フラグ（フリッ
プフロップ）である。
動作を説明する。第１図では命令信号源（例えば前述の
中央制御装置）からの４個の命令信号ＣＯ〜Ｃ３が到着
順にバッファメモリＢＭに格納されている。命令信号ｃ
ｏ−ｉ：ｓはそれぞれ所定の動作を指示する内容（命令
）とどの実行処理部において実行されるかの情報を有し
ており、スキャン回路ＥＸＰは該情報をスキャンして例
えばｃ。
中央制御装置）からの４個の命令信号ＣＯ〜Ｃ３が到着
順にバッファメモリＢＭに格納されている。命令信号ｃ
ｏ−ｉ：ｓはそれぞれ所定の動作を指示する内容（命令
）とどの実行処理部において実行されるかの情報を有し
ており、スキャン回路ＥＸＰは該情報をスキャンして例
えばｃ。
−Ｅｌ、ＣＩ−ＥＩＩ、Ｃ２−Ｅｍ、Ｃ３→ＥＩＶのよ
うに各命令信号と該当する実行処理部の間をリンクする
（命令を受け渡す）。このとき該当する実行処理部が空
いている（前の命令の実行を終了している）必要がある
が、これは各実行処理部に設けられる終了フラグ（図示
しない）で確認する（例えばこのフラグＦが１なら終了
、０なら実行中）。そして空いていれば上述したリンク
を行い、命令実行中を示すリンク確立フラグ（以下、リ
ンクフラグと呼ぶ）を立てておく。これは、スキャ。
うに各命令信号と該当する実行処理部の間をリンクする
（命令を受け渡す）。このとき該当する実行処理部が空
いている（前の命令の実行を終了している）必要がある
が、これは各実行処理部に設けられる終了フラグ（図示
しない）で確認する（例えばこのフラグＦが１なら終了
、０なら実行中）。そして空いていれば上述したリンク
を行い、命令実行中を示すリンク確立フラグ（以下、リ
ンクフラグと呼ぶ）を立てておく。これは、スキャ。
ン回路ＥＸＰがバッファメモ９８Ｍ内をスキャンする際
にある命令信号がリンク前（待ち状態）なのかリンク後
なのかを判断する上で必要であり、更にリンク後であれ
ばリンク先の実行処理部の処理進行状況（前述のフラグ
Ｆ）をチェックするのに用いる。
にある命令信号がリンク前（待ち状態）なのかリンク後
なのかを判断する上で必要であり、更にリンク後であれ
ばリンク先の実行処理部の処理進行状況（前述のフラグ
Ｆ）をチェックするのに用いる。
回路ＥＸＰのスキャンで、ある実行処理部では処理実行
が終了していることが分れば該回路ＥＸＰは終了フラグ
ＥＮＤＦを立てる（１にする）。
が終了していることが分れば該回路ＥＸＰは終了フラグ
ＥＮＤＦを立てる（１にする）。
終了フラグＥＮＤＦが立つと、セレクタＳＥＬが切り換
わりシフト回路ＳＨＣの出方でバッファメモリＢＭがシ
フト動作を行う。このシフト動作は実行が終了した命令
信号の位置へ後続の命令信号をつめ、更にこのシフトで
空いた位置に後続の命令をつめるというように、スキャ
ンアドレスが最も若い番号（最も入力側に近い番号）に
なるまで行われる。例えば命令信号Ｃ２の実行が終了し
たとすれば（処理終了はＣ２ということは回路ＥＸＰの
スキャンアドレスから分る）、それより先行する命令信
号ｃｏ、ｃｉはそのままにして、後続の命令信号Ｃ３を
０２の格納されていた位置へつめる。この結果、バッフ
ァメモ９８Ｍ内の状態は第２図のようになる。同図に破
線丸印で示すＡはこのシフト動作で生成された空き領域
で、ここには新しい命令信号を格納できる。この空き領
域Ａに格納される新しい命令信号は必ずしも空きとなっ
た実行処理部ＥＩＩＩで処理されるものとは限らない。
わりシフト回路ＳＨＣの出方でバッファメモリＢＭがシ
フト動作を行う。このシフト動作は実行が終了した命令
信号の位置へ後続の命令信号をつめ、更にこのシフトで
空いた位置に後続の命令をつめるというように、スキャ
ンアドレスが最も若い番号（最も入力側に近い番号）に
なるまで行われる。例えば命令信号Ｃ２の実行が終了し
たとすれば（処理終了はＣ２ということは回路ＥＸＰの
スキャンアドレスから分る）、それより先行する命令信
号ｃｏ、ｃｉはそのままにして、後続の命令信号Ｃ３を
０２の格納されていた位置へつめる。この結果、バッフ
ァメモ９８Ｍ内の状態は第２図のようになる。同図に破
線丸印で示すＡはこのシフト動作で生成された空き領域
で、ここには新しい命令信号を格納できる。この空き領
域Ａに格納される新しい命令信号は必ずしも空きとなっ
た実行処理部ＥＩＩＩで処理されるものとは限らない。
仮に実行処理部ＥＩで処理されるものであれば、その前
にリンク中の命令信号ＣＯが処理される必要がある。こ
の場合、先頭のＣＯの処理が長びいても、他の命令実行
処理が終了にすればそこを埋める形で次の空き領域が形
成されるので、オーバフローにはならない。また、全て
の実行処理回路ＥＩ〜ＥＩＶが並行動作できるので、処
理の高速化が図れることは明らかである。
にリンク中の命令信号ＣＯが処理される必要がある。こ
の場合、先頭のＣＯの処理が長びいても、他の命令実行
処理が終了にすればそこを埋める形で次の空き領域が形
成されるので、オーバフローにはならない。また、全て
の実行処理回路ＥＩ〜ＥＩＶが並行動作できるので、処
理の高速化が図れることは明らかである。
図面ではバッファＢＭは４個の命令を格納する容量を持
つものとして図示しているが、勿論これは任意の個数の
命令格納領域を持つものでよい。
つものとして図示しているが、勿論これは任意の個数の
命令格納領域を持つものでよい。
個々の命令格納領域に格納されるデータは、前述の説明
で既に触れたように、処理内容を示す所謂命令と、その
実行処理部Ｅｉ （ｉ＝Ｉ〜■）を示す情報と、リンク
フラグである。
で既に触れたように、処理内容を示す所謂命令と、その
実行処理部Ｅｉ （ｉ＝Ｉ〜■）を示す情報と、リンク
フラグである。
スキャン回路ＥＸＰがスキャンして第１図で命令ＣＯが
実行終了であることが分ると終了フラグＥＮＤＦを立て
る。こ＼でシフト回路ＳＨＣが作動し、ＥＮＤＦの立っ
たスキャンアドレスは下から順に０．１，２．３とする
とアドレス０であるからそれより上のアドレス１，２．
３の命令を順にアドレス０，１．２へ移す。このシフト
処理が行なわれると再びＳＥＬが切り変りスキャン回路
ＥＸＰが動作を開始して、本例ではアドレス０から再び
アクセス（スキャン）を始め、読取った命令に対する処
理を行なって行く。
実行終了であることが分ると終了フラグＥＮＤＦを立て
る。こ＼でシフト回路ＳＨＣが作動し、ＥＮＤＦの立っ
たスキャンアドレスは下から順に０．１，２．３とする
とアドレス０であるからそれより上のアドレス１，２．
３の命令を順にアドレス０，１．２へ移す。このシフト
処理が行なわれると再びＳＥＬが切り変りスキャン回路
ＥＸＰが動作を開始して、本例ではアドレス０から再び
アクセス（スキャン）を始め、読取った命令に対する処
理を行なって行く。
バッファＢＭはＦＩＦＯ型であるが、前述のように途中
からも随時読出されて処理の実行に供する事ができる。
からも随時読出されて処理の実行に供する事ができる。
命令信号は入側から格納され、命令実行の終了したもの
は途中で詰められて消滅することはあるが、命令未実行
のものは順次、出側ヘシフトされる。バッファＢＭに到
着した入力の順はバッファＢＭの内部では維持されるの
で、同じ実行処理部で処理されるべき命令信号が順序逆
になるようなことはない。
は途中で詰められて消滅することはあるが、命令未実行
のものは順次、出側ヘシフトされる。バッファＢＭに到
着した入力の順はバッファＢＭの内部では維持されるの
で、同じ実行処理部で処理されるべき命令信号が順序逆
になるようなことはない。
発明の詳細
な説明した様に本発明によれば、命令の蓄積回路を複数
置く事なく命令の実行を複数同時に行なわせる事ができ
、しかもバッファメモリの増大及びある命令のスタッフ
によるバッファメモリのオーバフローも避ける事ができ
る。
置く事なく命令の実行を複数同時に行なわせる事ができ
、しかもバッファメモリの増大及びある命令のスタッフ
によるバッファメモリのオーバフローも避ける事ができ
る。
第１図および第２図は本発明の一実施例を示すブロック
図である。 図中、ＢＭはバッファメモリ、ＣＯ〜Ｃ３は命令信号、
Ｅ １−ＥＩＶは実行処理部、ＥＸＰはスキャン回路、
ＳＨＣはシフト回路、ＥＮＤＦは終了フラグである。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
図である。 図中、ＢＭはバッファメモリ、ＣＯ〜Ｃ３は命令信号、
Ｅ １−ＥＩＶは実行処理部、ＥＸＰはスキャン回路、
ＳＨＣはシフト回路、ＥＮＤＦは終了フラグである。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
Claims (1)
- 【特許請求の範囲】 並行して動作可能な複数の実行処理部と、実行処理部に
所定の動作を指示する命令信号を複数個蓄積可能な先入
れ先出し方式のバッファ回路と、該バッファ回路に蓄積
された各命令信号を順次大。 キャンして該当する実行処理部にリンクし、リンクした
ものには命令実行処理中フラグを付加し、処理が終了し
た命令信号があれば終了フラグを立てるスキャン回路と
、前記フラグが立てられたとき、該バッファ回路内にお
ける実行終了で空いた命令信号位置をつめるシフト動作
を行なわせて新たな命令信号の取り込み領域を作るシフ
ト回路とを備えることを特徴とする命令信号列処理回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2413284A JPS60173634A (ja) | 1984-02-10 | 1984-02-10 | 命令信号列処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2413284A JPS60173634A (ja) | 1984-02-10 | 1984-02-10 | 命令信号列処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60173634A true JPS60173634A (ja) | 1985-09-07 |
Family
ID=12129781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2413284A Pending JPS60173634A (ja) | 1984-02-10 | 1984-02-10 | 命令信号列処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60173634A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0546384A (ja) * | 1991-08-20 | 1993-02-26 | Nec Corp | パイプライン制御方式 |
| US6807624B1 (en) | 1998-12-17 | 2004-10-19 | Fujitsu Limited | Instruction control device and method therefor |
| US7257698B2 (en) | 2000-05-24 | 2007-08-14 | Nec Corporation | Instruction buffer and method of controlling the instruction buffer where buffer entries are issued in a predetermined order |
-
1984
- 1984-02-10 JP JP2413284A patent/JPS60173634A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0546384A (ja) * | 1991-08-20 | 1993-02-26 | Nec Corp | パイプライン制御方式 |
| US6807624B1 (en) | 1998-12-17 | 2004-10-19 | Fujitsu Limited | Instruction control device and method therefor |
| US7127591B2 (en) | 1998-12-17 | 2006-10-24 | Fujitsu Limited | Instruction control device and method therefor |
| US7275146B2 (en) | 1998-12-17 | 2007-09-25 | Fujitsu Limited | Instruction control device and method therefor |
| US7313674B2 (en) | 1998-12-17 | 2007-12-25 | Fujitsu Limited | Instruction control device and method therefor |
| US7257698B2 (en) | 2000-05-24 | 2007-08-14 | Nec Corporation | Instruction buffer and method of controlling the instruction buffer where buffer entries are issued in a predetermined order |
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