JPS6017135B2 - デ−タ処理装置 - Google Patents

Description

【発明の詳細な説明】 本発明は計算機システムのためのタグ付きポィンタを処
理する装置に、より具体的にはタグ付きポィンタがデー
タと混在しているような装置に、さらに具体的にはポィ
ンタが有効である事を確認するためにポィンタを検査す
る能力と命令制御の下でタグを操作する能力とを与える
装置に関する。

本発明はデータ及びポィンタの保全性が重要であるよう
な計算機システムで特に有用である。

主記憶装置における記憶保護は重要な考慮すべき問題で
あって、記憶された情報を破壊から守るために種々の対
策がとられて来た。記憶保護の主要な原動力は主記憶装
置を多重プログラムが共用する技術において生じている
。そのような場合プログラムの実行中記憶装置は一般に
その構造が変更されるので、主記憶装置を効率的に使う
ならば記憶装置の単一の固定された領域は許されない。
過去において、管理プログラムに他のプログラムによっ
て変更され得る記憶装置の領域を制御する事を許す習慣
的に行なわれていた。記憶保護の一形式では現在ランし
ているプログラムの範囲を特定するレジスタを管理プロ
グラムが利用する。各プログラム有効アドレスは範囲レ
ジスタに関してチェックされ、もしそれが範囲ならば記
憶装置へのアクセスが許され、もしそうでなければアク
セスが抑えられる。単一の範囲レジス夕に代わるものは
記憶装置を小さな固定されたブロックに分割されたもの
と考えその各々に保護タグを割り当てる事である。

タグ割り当てはある記憶デバイスにおいて管理プログラ
ムによってしか変化され得ないように保たれる。各プロ
セッサ又はチャネルは、その内容が記憶レファレンスに
関するタグを指定する保護キー・レジス夕を含む。保護
キーは管理プログラムによってしか変更され得ず、プロ
セッサがあるプログラムから別のプログラムに切り換わ
る時に変更される。記憶装置を参照する度に保護キーと
記憶装置タグとの一致検査が行なわれ、もしそれらが一
致しなければアクセスは抑制される。夕グ−キー法は範
囲レジスタ方式よりも高価であるが、保護される記憶装
置が一組の隣接した記憶位置に限定されない。従って保
護タグの使用はプログラムが記憶装置中の非隣接位置を
占有する事を可能にし、動的記憶装置条件の下でプログ
ラムのセグメントのセグメンテーション及びリロケーシ
ョンを容易化する。

本発明は、従来のように主記憶装置のブロックに対して
タグ付けあるいは識別を行なうのでなく、主記憶装置の
各ワードがタグ付けされる事を可能にする。この事は同
じ記憶装置スペース内にデータとポィンタを混在させる
事を容易にし、従って性能を強化する。本発明は、他の
命令の動作又は性能に影響を与えずにポインタの有効性
を検査し確認する能力を与える。プログラムの実行には
、プログラムが変数を操作し又は記憶する事ができる記
憶装置の領域が伴なつている。

この記憶領域はスペースとも呼ばれ、スペース内の変数
はポィン夕及びデータと呼０ばれる。ポインタはカツド
・ワード（ｑ肌ｄｗｏｒｄ）（４ワード、即ち１０ゞイ
ト）であり、スペース内のバイト又は多数のバイトを指
定するバイトのアドレスを他のものと共に含んでいる。
良好な性能及び使いやすさのために、特に主記憶装置夕
との間でデータ及びポィンタを動させるために多数のデ
ィスク・アクセスが必要な場合、データとポィンタを同
じスペース内に混在させておく事が望ましい。しかしあ
るスペース中のポィンタは他のスペース中のバイトをア
クセスするために使う０かもしれないので、データへの
誤った正当でないアクセスを阻止するためにポィンタの
保全性あるいは有効性を検査する能力が必要である。本
発明では主記憶装置中の各ワード毎にハードウェア・タ
グが設けられる。

ハードウェア・タグタはポィン夕への正当でない変更を
検出するために使われる。ポィンタはカード・ワードの
４つの全部のハードウェア・タグ・ビットがオンの時タ
グ付けされたものとみなされ、４つのハードウェア・タ
グ・ビットのどれかがオンでなければタグ０付けされて
いないとみなされる。タグ命令だけが主記憶装置中のタ
グ・ビットをオンにセットできる。他の命令は全てデー
タを記憶させ対応するタグ・ビットをオフにセットする
。従ってもしポィンタがこれらデ−タ処理命令のどれか
によって誤５つて変更されたならば、「ロード＆タグ確
認一命令によってポインタが使用される時ポインタがタ
グ付けされていない事が検出され、そのポィンタ中の数
値は無効の取扱いを受ける。本発明は夕クー付きポィン
タを検査してそのポィ０ン夕が有効である事を確認する
能力を持つ装置を与え、さらにタグをロード、記憶、セ
ット、移動、抽出及び挿入するタグ命令を与える。

「ロード＆タグ確認一命令はタグ付きポィンタの有効性
を判定しポィンタを指定された汎用レジス外こロ−ドす
るために使われる。「記憶＆タグ・セット一命令は指定
された汎用レジスタ中の数値を主記憶装置に記憶し対応
するカッドワードに関するハードウェア・タグをオンに
セットする。汎用レジスタ中の数値はタグ・ビット位置
を持った記憶データ・レジスタを経て主記憶装置に転送
される。「移動＆タグ・セット一命令は主記憶装置中の
ある記憶位置からカッド・ワードを主記億装置中の同じ
又は違った記憶位置に一時に１ワードずつ記憶データ・
レジスタを経て移動させる。ハードウェア・夕グは移動
が起きる時に記憶データ・レジス夕で発生される。「文
字及びタグ移動一命令は記憶データ・レジスタを使って
ある記憶位置から別の記憶位置へワードを移動させる。
この命令によって夕グ・ビットを記憶データ・レジスタ
を経て記憶装置に転送するための信号が発生する。タグ
抽出命令は主記憶装置中のオペランドから各ワ−ド及び
対応するハードウェア・タグ・ビットを取り出し、タグ
・ビットをタグ右シフト・レジス外こ入れる。

４ワードの各ワードが読取られた後、４つのタグ・ビッ
トの論理積がタグ・シフト・レジス夕中にシフトされる
。

全部のカッド・ワードが取り出され全部の夕グ・ビット
がタグ・シフト・レジスタ中の貯えられた時、タグはシ
フト・レジスタ中の最も左のタグ・ビットがオペランド
の最初のカッド・ワード‘こ対応するように左位置調整
される。次に夕グ・シフト・レジスタの内容は記憶デー
タ・レジスタを経て主記憶装置中に記憶される。タグ挿
入命令は主記憶装置中に記憶されているタグ・ビットを
記憶データ・レジスタ中に取り出し、タグ・シフト・レ
ジスタへ転送させる。

タグ・シフト・レジスタの最も左側のビットはタグ・ビ
ットの挿入を要求しているオペランドの最初のカッド・
ワードに関するタグを含む。カッド・ワードは１ワード
ずつ取り出され、タグ・シフト・レジスタからの対応す
るタグ・ビットと共に記憶される。従って本発明の主な
目的は、ポィンタが有効である事を確認するためにタグ
付きポィンタを検査する能力を持つ装置を与える事であ
る。

本発明の他の目的は、データに対する対応する動作と共
にタグを記憶、セット、移動、抽出及び挿入する装置を
与える事である。

本発明の他の目的は、他の命令の動作又は性能に影響を
与えないでそれらのタグ動作を実行する装置を与える事
である。

これらの諸目的、利点及び特徴は以下の記載から明らか
になるであろう。

本発明を限定するためでなく説明のために本発明の例示
的実施例を図面に示す。第１図を参照すると、アドレス
可能領域（即ち０ワード）１１に分割され各ワード１１
がハードウェア・タグ・ビット１２を含む主記憶装置１
０を有するプログラム記憶式計算機システムに組み込ま
れた本発明の一実施例が説明されている。

ポインター４は記憶装置中のカッド・ワード（４ワータ
ド、即ち１がゞィト）であり、全部の４つのハードウェ
ア・タグ・ビット１２がオンの時タグ付けされたものと
みなされ、４つのハードウェア・タグ・ビット１２のい
ずれか１つ以上がオフの時タグ付けされていないとみな
される。０データに対する対応する動作と共にタグをロ
ードし、記憶し、セットし、移動し、抽出及び挿入する
命令は水平マイクロ・コードの形で実施されている。

又主記憶装置１０からの及び主記憶装置への夕グー・ビ
ット１２の転送を制御するために物タ理的インタフェー
スが設けられている。タグ・ィンタフェス論理４２、主
記憶装置１０及びマイクロコード・プロセッサ４３の間
の相互接続が第１図に示されている。制御ワードからの
即値データは算術論理ュニッ０ト（ＡＬＵ）４６を経て
タグ制御レジスタ４０及びタグ・データ・レジスタ４８
に同時にゲートされる。

この構成によってマイクロコード制御ワードはタグ制御
レジスタ４川こ任意のタグ制御モードをセットする事が
できる。もし主記憶装置１０タ中のワード１１について
タグ・ビット１２がオンにセットされるべきならば、タ
グ・データ・レジス夕４８はオンにセットされる。タグ
・データ・レジスタ４８のビットは、主記憶袋鷹１０か
らタグ・ビット１２がオンのワード０１１を取り出す事
によってもオンにセットされ得る。

取り出しコマンドが主記憶装置１０からＳＡレジスタ８
４及びＳＢレジスタ８８にデータをゲートする時、対応
するタグ・ビット１２は主記憶装置１０からタグ制御レ
ジスタ４０の制御の下に夕グ制御論理５０を経てゲート
され、タグ・デー夕・レジスタ４８に挿入される。同様
にＳＡレジスタ８４又はＳＢレジスタ８８からワードを
主記憶装置１０に記憶する時、対応するタグ・データ・
レジスタ４８はタグ制御レジスタ４０の制御の下にタグ
制御論理５０を経て主記憶装置のタグ・ビット１２へゲ
ートもしくはデゲートされる。タグ・データ・レジスタ
４８はＡＬＵ４６へもゲートされる。

そこでタグ・ビットは別のレジスタにる事もでき、又は
ある外部条件コードをセットするために制御ワードから
の即値データと比較する事もできる。第２図はタグ・イ
ンタフェース論理４２の詳細を示す。

ラツチ７０，７２及びラツチ７４，７６はタグ制御レジ
スタ４０及びタグ・データ・レジスタ４８にそれぞれ相
当する。図中のＮは反転器、ＡはＡＮＤ回路、ＯＲはＯ
Ｒ回路を表わしている。ＡＬＵバス・アウトの取り出し
禁止ビット、記憶ェネーフル・ビット、ＳＡタグ・ビッ
ト及びＳＢタグ・ビットはどのラツチ７０，７２，７４
，７６がセット又はリセットされるべきかを選択する。
もしＡＬＵ４６バス・アウトのセット・ビットがオンな
らば、選択されたラッチ７０，７２，７４，７６は制御
ワードからのタグ・レジスタ・ロード信号によってオン
にセットされる。もしＡＬＵバス・アウトのセット・ビ
ットがオフならば選択されたラッチ７０，７２，７４，
７６は制御ワードからのタグ・レジスタ・ロード信号に
よってオフにセットされる。従って選択されたラッチは
制御ワードからのタグ・レジスタ・ロード信号によって
リセット又はセットされ、一方選択されなかったラッチ
は何の影響も受けない。各ラッチ７４，７６からのＳＡ
及びＳＢタグ・ビットは制御ワードからのタグ・レジス
夕論取信号によってＡＬＵバス・イン線にゲートされる
。例えばタグ・ビットは、他のレジスタに転送するため
又は制御ワードからの即値データと共にＡＬＵ４６中で
テストするために、ＡＬＵ４ ６にゲートされる。取り
出し禁止ラッチ７０はワード１１が主記憶装置１０から
取り出される時タグ・ビット１２の取り出しを制御する
。

取り出し禁止ラッチ７０がオフの場合、ワード１１が主
記憶装置１０から取り出されＳＡレジスタ８４にゲート
される時、対応するタグ・ビット１２は制御ワードから
のＳＡ取り出し信号によってＳＡタグ・ビット・ラッチ
７４にゲートされる。同様に取り出し禁止ラッチ７０が
オフの場合、データが主記憶装置１０から取り出されＳ
Ｂレジスタ８８にゲートされる時、対応する夕グ・ビッ
ト１２はＳＢ取り出し信号によってＳＢタグ・ビット・
ラツチ７６にゲートされる。もし取り出し禁止ラッチ７
０がオンならば、主記憶装置１０からのタグ・データ・
バス・アウトはＳＡタグ・ビット・ラツチ７４及びＳＢ
タグ・ビット・ラツチ７６をセットもしくはリセットす
る事を禁止される。もしＳＡレジスタ８４中のワードを
主記憶装置１川こ記憶させるならば、記憶ェネーフル・
ラツチ７２がオンの時、ＳＡタグ・ビット・ラツチ７４
の出力は制御ワードからのＳＡ記憶信号によって主記憶
装置１０へゲートされる。

同様にもしＳＢレージスタ８８中のワードを主記憶装置
１０に記憶させるならば、記憶ェネーフル・ラッチ７２
がオンであるとして、ＳＢタグ・ビット・ラツチ７６の
出力は制御ワードからのＳＢ記憶信号によって主記憶装
置１川こゲートされる。もし記憶ェネーフル・ラツチ７
２がオフならば、ＳＡタグ・ビット・ラッチ７４及びＳ
Ｂタグ・ビット・ラッチ７６からの出力は主記憶装置に
ゲートされず記憶されたタグ・ビット１２はオフである
。このように記憶ェネーフル・ラッチ７２は、ワード１
１がＳＡレジスタ８４又はＳＢレジスタ８８から主記憶
装置１０に記憶される時タグ・ビット１２の記憶を制御
する。通常の動作の時、あるタグ命令を除く全ての命令
に関して取り出し禁止ラッチ７０及び記憶ェネーフル・
ラツチ７２はオフにセットされている。

従ってそれらの命令によってはどのタグ・ビット１２も
セットされない。多くの命令における動作のシーケンス
は、共通のマイクロコード・ルーチンを用いてオペラン
ドを取り出し、次に各々の命令又は命令の型に関する特
別のマイクロコードに分岐する事である。

共通のマイクロコード・ルーチンを実行する時、取り出
し禁止ラッチ７０及び記憶ェネーフル・ラッチ７２は両
方オフであり、命令がタグ命令であると判明した場合に
夕グ・ビット１２を読取る事が許される。もし命令がタ
グを記憶させないタグ命令か又は非タグ命令ならば、タ
グ制御レジスタ４０には何の変化も起きない。もし実行
されている命令が取り出されたタグを無視しタグをオン
にセットするタグ命令ならば、即値データを通じてマイ
クロコードは４つの全てのラツチ７０，７２，７４，７
６をオンにセットし、それによって主記憶装置１０から
取り出されたタグ・ビット１２を無視し主記憶装置１０
に記憶されるワード１１毎に主記憶装置にタグ・ビット
１２を記憶させる。この命令に関する動作が完了すると
、マイクロコードは全部の４つのラツチ７０，７２，７
４，７６をリセットし、タグ制御レジスタ４０を次の命
令に備えるモードに置く。もし命令が記憶装置中のある
記憶位薄から別の記憶位置へデータ・ワード１１及びタ
グ１２を移動させる事を要求するならば、記憶ェネーフ
ル・ラッチ７２のみがオンにセットされ、従って取り出
された任意のタグ・ビット１２は対応するデータ・ワー
ド１１と共に新しい記憶位置に記憶される事を許される
。

この命令の動作の終了する時、マイクロコードは次の命
令の実行に備えるため４つの全部のラツチ７０，７２，
７４，７６をリセットする。制御ラッチ７０，７２，７
４，７６及び信号の上記の組み合わせは、共通のオペラ
ンド取り出しが終了した後タグ制御をセット・アップし
、その命令の完全な動作のためにオンにし、そして命令
の終了時にターン。

オフし通常のモー日こ戻す事を可能にしている。従って
タグ制御モードは命令当り１回だけセットされ次の命令
当り１回だけリセットされるので、これらの命令に関し
て最良の可能な性能が得られる。非選択ラツチ７０，７
２，７４，Ｔ６に影響を与えずに選択されたラツチ７０
，７２，７４，７６をセットもしくはリセットする能力
は、他の目的のためにタグ・インタフェースに付属しな
い別のラッチを設け、タグ制御レジスタ４０及び／又は
タグ・データ・レジスタ４８が処理される時そのままに
しておく事を可能にする。

この選択されたラッチをセット又はリセットする能力は
、共通オペランド取り出しルーチンからの取り出しが完
全ではなく、マイクロコードがＳＡタグ・ビット・ラツ
チ７４又はＳＢタグ・ビット・ラツチ７６への不完全な
取り出し動作に影響を与えずに記憶ェネーフル・ラッチ
７２をセットできる状況においても役に立つ。取り出し
禁止ラッチ７０は取り出しェネーフル・ラツチの代わり
に使われているので、タグ制御レジスタ４０は各タグ命
令の終了する時全ての４つのラツチ７０，７２，７４，
７６をリセットする事によってマイクロコードからの１
つのコマンドにおいて取り出し及び非記憶モード‘こ置
く事ができる。

上述の論理はタグ・ビットを確認、セット、移動、記憶
、抽出及び挿入するためのタグ命令を実際に構成するた
めに使われる。

タグ命令のみが主記憶装置１０中のタグ・ビット１２を
オンにセットできる。他の全ての命令は対応するタグ・
ビット１２をオフにセット及び記憶する。従ってもしポ
ィンタ１４がこれらのタグ命令以外の命令によって変更
される事が起きると、ポィンタがタグ付けされていない
事が検出され、ポィンタ中の数値は無効として取り扱わ
れる。表１は、所望の機能を実行するために必要なタグ
制御レジスタ４０及びタグ・データ・レジスタ４８から
の信号の組み合わせ並びにタグ命令の解読を示す。

各タグ命令の動作の説明は第３図を特に参照して以下に
示す。第３図において取り出し禁止信号及び記憶ェネー
ブル信号は各々第２図に示されるラッチ７０及び７２に
よって発生される。

タグ・ビット・セット信号は第２図に示されるＳＡタグ
・ビット・ラツチ７４又はＳＢタグ・ビット・ラツチの
いずれかによって発生される。記憶データ・レジスター
６及びタグ・シフト・レジスタ３４は第１図に示される
ＳＡレジスタ８４又はＳＢレジスタ８８のいずれかに相
当する。記憶データ・レジスタ１６のタグ・ビット２０
は第１図のタグ・データ・レジスタ４８に相当する。タ
グ右シフト・レジスタ２２は第１図に示される他のＣＰ
Ｕレジスタの１つに相当する。表Ｉ 「ロード＆タグ確認一命令は主記憶装置１０中のポィン
タ１４の有効性を参照し判定する。

主記憶装置１０１こ接続された記憶データ・レジスタ１
６は主記憶装置１０から議取り、主記憶装置１０へ書き
込む予定のワード１１及びタグ・ビット１２を記憶する
。ポィンタ１４のワードが主記憶装置１０から記憶デー
タ・レジスタ１６に読取られる時、主記憶装置１０から
のタグ・ビット１２は取り出し禁止信号の補信号によっ
て条件付けされるＡＮＤ回路１ ８に加えられる。ＡＮ
Ｄ回路１ ８の出力は記憶データ・レジスタ１６のタグ
・ビット位置２川こ加えられる。記憶データ・レジスタ
１６のタグ・ビット２０はタグ右シフト・レジスタ２２
に加えられ記憶される。今述べた動作はポインター４の
全部の４つのタグ・ビットがタグ右シフト・レジスタ２
２に記憶されてしまうまで反復される。タグ右シフト・
レジスタ２２の出力はＡＮＤ回路２４に加えられる。

ＡＮＤ回路２４の出力は反転器２６に加えられ、その出
力は「ロード＆タグ確認」信号によって条件付けられる
ＡＮＤ回路２８に加えられる。もしタグ右シフト・レジ
スタ２２に記憶されている４つのタグ・ビットが全てオ
ンならば、ＡＮＤ回路２８からエラー確認信号は生じな
い。しかしもしタグ・ビットのどれか１つ以上がオフな
らば、ＡＮＤ回路２８からエラー確認信号が検出されプ
ログラミング・システムに知らされる。もしエラーが検
出されないならば、ポィンタ中に存在するアドレスは命
令によって指定される汎用レジスタ３川こロードされる
。「記憶＆タグ・セット一命令は指定された汎用レジス
タ３０中の数値を主記憶装置１０に記憶し、対応するカ
ッド・ワード１４に関するタグ・ビット１２をオンにセ
ットする。

汎用レジスタ３０′からのワードは記憶データ・レジス
タ１６に転送され、そのタグ・ビット２０はタグ・ビッ
ト・セット信号によってオンにされる。ワードが記憶デ
ータ・レジスタ１６から主記憶装置１０１こ転送される
時、タグ・ビット２０の出力は記憶ェネーブル信号によ
って条件付けられるＡＮＤ回路３２に加えられる。従っ
て記憶ェネーブル信号と夕グ・ビット・セット信号がオ
ンの時、汎用レジスタ３０からデータが記憶データ・レ
ジスタ１６を経由して主記憶装置１０１こ転送されると
、タグ・ビット１２はセットされる。「移動＆タグ・セ
ット一命令は、主記憶装置１０中のある記憶位置から言
己億データ・レジスタ１６を経て主記憶装置１０の新し
い記憶位置又は同じ記憶位置に一時に１ワードずつカツ
ド・ワードを移動させ、タグ・ビット１２をオンにセッ
トする。

ポィンタのワードが主記憶装置１０から記憶データ・レ
ジスタ１６に読取られる時、タグ・ビット・セット信号
がタグ・ビット２０をオンにセットする。ワードが記憶
データ・レジスタ１６から主記憶装置１０１こ転送され
る時、タグ・ビット２０の出力は記憶ヱネーブル信号に
よって条件付けられるＡＮＤ回路３２に加えられる。従
って記憶ェネーブル信号と夕グ・ビット・セット信号の
両者がオンなので、カツド・ワード１４に関するタグ・
ビット１２の以前の状態に無関係に移動動作中タグ・ビ
ット１２はオンにセットされる。「文字及びタグ移動一
命令は、ワード１１及び対応するタグ・ビット１２を主
記憶装置１０のある記憶位置から記憶データ・レジスタ
１６を経て主記憶装置１０の新しい記憶位置に移動させ
る。カッド・ワード１４のワード１１が主記憶装置１０
から記憶データ・レジスタ１６に読取られる時、タグ・
ビット１ ２はＡＮＤ回路１ ８に加えられ、そのＡＮ
Ｄ回路１８は取り出し禁止信号の補信号によって条件付
けられる。ＡＮＤ回路１８の出力は記憶データ・レジス
タ１６のタグ・ビット位置２０に加えられる。ワードが
記憶データ・レジスタ１６から主記憶装置１０に転送さ
れる時、タグ・ビット２０の出力は記憶ェネープル信号
によって条件付けられたＡＮＤ回路３２に加えられる。
従って記憶ェネーブル信号がオンなので、対応するタグ
・ビット１２はワード１１と共に主記憶装置１０の新し
い記憶位置に記憶される。夕グー・ビット１２は取り出
された値によってオン・オフであり得る。ハードウェア
・タグをディスク・ファイル上に直接記憶させる機構が
存在しないので、主記憶装置のページからタグを抽出し
データとして主記憶装置に戻し言己臆させる能力が必要
である。

その後でタグはディスク・ファイルにデータとして記憶
される。「タグ抽出一命令は、主記憶装置１０の可変長
オペランドに関するワード１１からタグ・ビット１２を
抽出し主記憶装置１川こタグ・ビットをデータとして記
憶する。ワード１１が主記憶装置１０から記憶データ・
レジスタ１６に読取られる時、主記憶装置１０からのタ
グ・ビット１２は取り出し禁止信号の補信号によって条
件付けられたＡＮＤ回路１８に加えられる。ＡＮＤ回路
１８の力は記憶データ・レジスター６のタグ・ビット位
置２０１こ加えられる。記憶データ・レジスター６のタ
グ・ビット２０はタグ右シフト・レジスタ２２に加えら
れそこに記憶される。次に今説明した動作が、タグ右シ
フト・レジスタ２２に全部の４つのタグ・ビットが記憶
されてしまうまで、繰り返される。タグ右シフト・レジ
スタ２２の出力はＡＮＤ回路２４に加えられ、ＡＮＤ回
路２４の出力はタグ・シフト・レジスタ３４に加えられ
記憶される。

従ってワード１１が主記憶装置１０から謙取られデータ
として記憶される時、各カッド・ワード１４タグ・ビッ
ト１２の論理積がタグ・シフト・レジスタ３４に蓄積さ
れる。タグ・シフト・レジスタ３４が満員になると、そ
の内容は記憶データ・レジスタ１６を経てデータとして
主記憶装置１川こ移される。この動作は全てのワード１
１が読取られるまで繰り返される。オペランドの最後の
ワード１１が稀取られた時タグ・シフト・レジスタ３４
が満員になっていなければ、タグ・シフト・レジスタ３
４はその内容が記憶データ・レジスター６を経て主記憶
装置１０へ移される前に位置調整される。「タグ挿入一
命令は、データとして主記憶装置１川こ記憶されている
タグ・ビット１２を検索しそれらをカッド・ワード１４
に挿入する。

主記憶装置１０１こデータとして記憶されているタグ・
ビットは記憶データ・レジスタ１６を経てタグ・シフト
・レジスタ３４に移される。この時タグ・シフト・レジ
スタの一番左側のビットが、夕グ・ビットの挿入を要求
しているページの最初のカッド。ワ−ド‘こついてのタ
グを含んでいる。データとして記憶されているワード１
１が主記憶装置１０から記憶データ・レジスタ１６に読
取られる時、タグ・シフト・レジスタ３４の一番左側の
タグ・ビットが記憶データ・レジスタ１６のタグ・ビッ
ト２０‘こ読取られる。ワード１１が記憶データ・レジ
スタ１６から主記憶袋簿１川こ転送される時、タグ・ビ
ット２０の出力は記憶ェネーブル信号によって条件付け
られたＡＮＤ回路３２に加えられる。従って記憶ェネー
ブル信号がオンなので、タグ・ビット１２はワード１１
と共に記憶される。与えられたカッド・ワード１４に関
する全てのタグ・ビットが主記憶装置１川こ記憶された
後、タグ・シフト・レジスタ３４は１位置左へシフトさ
れ、タグ・シフト・レジスタ３４中の次のタグ・ビット
が主記憶装置１０中の次のカッド・ワード１４と共に記
憶される事が可能となる。この手順は全てのワード１１
が対応するタグ・ビット１２と共に主記憶装置１０１こ
記憶されるまで反復される。図面の簡単な説明第１図は
タグ・インタフェース論理とマイクロプログラム方式プ
ロセッサとの相互接続を示す図、第２図はタグ・インタ
フェース論理の図、第３図はタグ命令を実行する回路の
図である。

１０・・・・・・主記憶装置、１１・・・・・・ワード
、１２．．・…タグ、１４……ポィンタ、４０……タグ
制御レジスタ、４２・・・・・・タグ・インタフェース
論理、４３…・・・プロセッサ、４６…・・・ＡＬＵ、
４８・・…・タグ・データ・レジスタ、５０・・・・・
・タグ制御論理、８４・・・・．・ＳＡレジスタ、８８
．．・．・・ＳＢレジスタ。

′】 −／‐−′Ｊ ‐２ −け。

Claims (1)

【特許請求の範囲】
1. １ アドレス可能領域に分割され、各アドレス可能領域
   がタグ・ビツト位置を有するアドレス可能主記憶装置と
   、上記タグ・ビツト位置を含む上記アドレス可能領域か
   ら読取られたデータ及び該領域へ書込むべきデータを記
   憶するための上記主記憶装置に接続された第１のレジス
   タ装置と、１単位で複数の上記アドレス可能領域を占め
   るポインタ情報を上記主記憶装置に記憶する時に、該複
   数のアドレス可能領域の各タグ・ビツトをセツトする装
   置と、ポインタ以外のデータを上記主記憶装置に記憶す
   る時に、タグ・ビツトをリセツトする装置と、上記１単
   位のポインタ情報を上記主記憶装置の各アドレス可能領
   域から順次に上記第１のレジスタ装置に転送する時に１
   単位のポインタに対応するタグ・ビツトを順次に蓄積す
   る第２のレジスタ装置と、上記第２のレジスタ装置に含
   まれるタグ・ビツトのうちにリセツトされたものがある
   時エラー信号を発生する装置とを有するデータ処理装置
   。