JPS603652B2 - デ−タ処理装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、コンピューターシステムに関し、特にデータ
ベースの動作領域における改良されたディジタルコンビ
ュー外こ関する。

電子計算機は、ハードウェアが主として真空管であるこ
とを特徴とする第１の世代から、ハードウェアがトラン
ジスタである第２の世代、ハードウェアが主として集積
回路である第３の世代へと進歩して釆た。

ハードウェアを異にするこれ等の各世代においては、ソ
フトウェアも世代を異にし、第１の世代のソフトウェア
は主に機械語とアセンブラ（アセンブリプログラム）と
サブルーチンを特色とし、第２世代のソフトウェアは高
レベル言語とモニターとマイクロアセンブラを特色とし
ていた。第３世代のソフトウェアは、オペレーティング
システムとオンライン実時間システムとマルチプログラ
ミングシステムとデータベース管理システムをその特色
としている。第１世代のソフトウェアと組合わされる第
１世代のハードウェア、および第２世代のソフトウェア
と組合わされる第２世代のハードウェアは、各ジョブが
主として直列的に実行されるバッチ処理に主に適用され
る。更に、第３世代のハードウェアノソフトウェアも又
バッチ処理向きであるが、マルチプログラミングの出現
の為、いくつかのジョブが直列的ではなく並列的に実行
出来、又入力情報が生成される際処理用の入力情報の受
信が可能である。第４世代のシステムは主として、広範
囲のプロセサ一の応用が可能な通信兼制御システムとし
て分類され、バッチプログラムによるよりも、情報提供
が一般にリアルタイムに行われる伝送されたデータによ
り主に起動される（即ち、オペレータの操作によるより
も主に入力によりシステム制御が行われる）。

コンピュータシステムの前記各世代の発達においては、
主な要件は、コンピュータシステムのデータベースをア
クセスする有効な方法の開発であった。

システムデータベースの開発における最初の成果は「各
用途の多くの異なるデ−夕べ−スの誕生であった。この
データベースが増加する結果、過大な記憶要件および冗
長なデータ記憶が問題となり、冗長なデータがある時は
１つの点で正確に、ある時は他の点で不正確に更新され
る事により問題を悪化させる事になった。これに対して
、１システムの多くのデータベースを単一のデー夕べ−
スに統合する事により問題を収拾する措置が講ぜられた
。ハネウエル社の統合データ記憶装置（ＩＤＳ）はこれ
等諸問題を軽減する為に設計されたシステムの一例であ
る。この統合データ記憶装置は、データベース内でその
関連データをアクセスする為、例えば在庫管理システム
、内部監査手続きおよび給与台帳手続きにより使用し得
る１つの中央データベースからなっていた。この中央統
合データベースにおいては、いくつかの機能的需要に共
通の情報を記述する単一一のレコードがあった。例えば
、在庫管理および内部監査は倉庫における所定部品の数
をアクセスする。統合されたデータベースを使用する有
効な技法は、ソフトウェア技法を絶えず改善する事から
進進させられた。

「セット概念」は、各レコード間の関係に基ずし、て統
合データベースにおける各レコードのアクセスを可能に
する−技法である。この関係の一典型例としては、例え
ば製造部の如き特定の部における全従業員の如きものが
ある。製造部は、「オーナーレコード」と呼ばれるもの
により記述され、又その部における従業員は「メンバー
レコード」と呼ばれるものにより記述される事になる。
１つの部におけるメンバー関係の如き関係を記述するセ
ットは、次にオーナーレコードを介しアクセス出来、こ
のオーナーレコードはソフトウェアをして全てのメンバ
ーレコードを入手させ、こうして例えばその部における
全従業員を印書する。この進歩段階においては、統合デ
ータ記憶装置は、前述の純データ問題の中のあるもの、
即ち異なるデータベースにおける冗長データおよびレコ
ードの多重コピーを更新する問題を解決した。

この問題は単一のレコード‘こより解決され、従ってデ
ータ記憶領域サイズおよびデータの単一コピーの減少を
可能にした。データベースを使用する際の他の問題は、
性能城において依然存続している。このセット概念はコ
ンピュータを使用する新らしい技法を表わすものであり
、現在の中央処理装置には特殊なハードウェア命令は存
在しない。その結果、セットの最初のメンバーを見出す
如きセット動作は、加入、ロード、記憶等の如き一連の
標準的機械命令を介してソフトウェアで編成される事に
なる。この結果は、最初のメンバーの見出し、セット中
へのレコードの挿入、他のセット動作等の比較的簡単な
セット動作に対する長い実行時間となる。これ迄必要と
された事は、セット動作を用いる統合データ技法におい
て既に解決された如き従来からのデータの問題を解決し
たデータベースシステムと、実行時間およびその他のシ
ステムの性能パラメータに関する有効なデータベースシ
ステムであった。

これを行う為に、特殊なハードウェアノソフトウェアに
支持される諸命令がセット動作における補佐として必要
とされた。例えば、１オーナーレコードがメンバーレコ
ードを有するか、あるいは１レコードが特定のセットの
１メンバーとして挿入されるかをテストする単一の命令
は、従来の機械において同じ演算を行うのに必要な一連
の５乃至１０の標準的機械命令よりも、はるかに少し、
時間で実行を可能にする事になる。本発明の主な目的は
、漸新な汎用ディジタルコンピュータの提供にある。本
発明の別の目的は、データベース管理動作が改善された
性能の汎用ディジタルコンピュータの提供にある。

本発明の更に別の目的は、オーナーレコードが特定のセ
ットにおいて現行のメンバーを有するか、１レコードが
特定セットの１メンバーであるかをテストするハードウ
ェア／ファームウエアの提供にある。

本発明の他の目的は、ユーザの命令数およびオペレーテ
ィングシステムのプログラムの命令数を減少する事にあ
る。

前述の諸目的は、相方が１つのセットディスクリプタを
フエツチし、１ベースレジスタＢＲに沿って１レコード
へのアクセスを可能にする一連のハードウェア／ファー
ムウェアの２つを提供する本発明の１実施態様を参照す
れば明らかとなろう。

「セット空テスト動作」の為、アクセスされたレコード
はオーナーレコードであり、このセットが現在これと関
連する何かのメンバーレコードを有するかを知る為にチ
ェックされる。「メンバー挿入テスト」の為には、アク
セスされたレコードは、これが特定のセットの１メンバ
ー（即ち、そのセットの一部）として現在挿入されてい
るかを知る為にチェックされる。本発明の特記すべき諸
特徴は、頭書の特許請求の範囲に特に記述されている。
然しながら、本発明自体については、前記以外の諸目的
および利点と共に、その構成および作用に関して以下の
記述を添付図面に関して照合すれば最も良く理解出来よ
う。１ 解説 Ａ 開示内容の範囲および構成 大規模なコンビュー外こおけるデータベースセット条件
テスト命令に用いられる装備構成は必然的に複雑なもの
である。

更に、本発明の内容は、読者がか）る装備構成特有の環
境について若干の知識がありさえすれば十分に理解出来
るものである。この理由から、本発明の原理が有効に用
いられ得るタイプの典型的な大規模データ処理システム
の全体的な構成について出来る丈簡単に説明しておく事
が望ましい。又、本発明がそれに塞く基本的概念につい
て先ず確認しこれを理解する事が望ましい。このデータ
ベースのセット概念は、主にプログラミングにおいてコ
ンピュータの発展史の大部分において広く使われて来た
いくつかの技法（表、リスト、チェーン、リング、ファ
イル、およびフィールドアレー）を統合するものである
。

（この概念は、データ構造セットがそのネームと多くの
特性を有する更に一般的な数学的なセット概念の特定化
である。本文における開示においては、「セット」なる
字句は常にデータ構造に関して用いられ、数学的な意味
ではない）多くのシステムは、ソフトウェアにおいての
みセット概念を支持する。

データベース管理域においては、ハネウエル社の統合デ
ータ記憶（ＩＤＳ）システムは、複雑な製造業および銀
行業における諸問題を処理するセット概念の広範囲な使
用を開拓したものであった。ＩＤＳは、チェーン（リン
グ）形態のセット編成を用いるものである。これ等の基
本的概念は、ハードウェア／ソフトウェアにおいて編成
され、現存の機械に内蔵されて新らしい改良されたディ
ジタルコンピュータを構成するものである。セットは、
その自然界における関連部を密接に充当するデータ構造
の機成および記憶に必要とされる３つの補完的概念（レ
コード、フィールドおよびセット）の１つである。

もし自然界が、存在する実体、これを説明する属性、お
よびこれ等を関連付ける関係について考慮されるならば
、相当する情報システム概念とは、それぞれコード、フ
ィールド、およびセットである。学校と云う場において
考えられる簡単な例においては、実体とは教師および子
供達である。教師の属性のあるものは、「名前」、「学
年」、および「教室」である。子供達の属性のあるもの
は、「名前」、「年令」、および「両親の名前」である
。教師と子供達との間にはある関係がある。この様な自
然界の場における情報システムの１モデルにおいては、
２つのクラスのレコード（１方は教師、他方は子供達）
が形成される。各教師のレコード‘こおいては、１フィ
ールドは教師の名前、他は学年、他は教室の番号である
。各子供のレコードは、子供の名前、自分の年令、およ
び自分の両親の名前に対するファイルを有する。情報シ
ステムは、セット概念を編成する様に選択されたい〈つ
かの方法の１つで彼の教師のレコードに各子供のレコー
ドを結び付ける事が出来る。これは、物理的に全ての子
供のレコドをファイル中の彼等の教師のレコードアレー
の後に置く事によりなされ得る。これは表（テーブル）
又はレコードアレーと呼ばれる。本実施例は、セット概
念のチェーン（リング）編成技法を内蔵する。この形態
においては、オーナーレコードは最初のメンバーレコー
ドに対する１ポインターを含んでいる。各メンバーレコ
ードは、更にその後のメンバーレコードに対するポィン
タを含んでいる。このセットの最後のメンバーレコード
はオーナーレコードに戻るポインタを含んでいる。オー
ナーレコード、又はオーナーおよび全てのメンバーレコ
ードに対して、優先順位のレコードのアドレスおよびお
そらくメンバーレコードに対するオ−ナーレコードに対
するポィンタを保持する別のポィンタフィールドを支え
る多くの変更が可能である。前述の如きデータ構造のセ
ット概念は数学的なセット概念を骨子とするものであり
、即ちデータ構造におけるセットの定義は「オーナー」
ロールの場合に実体化されている。セットのメンバー関
係は「メンバー」ロールの場合に実体化されている。レ
コードは現在異なるセットのオーナーおよびメンバーと
して多くのロールを持ち得る。この特性は、実世界の複
雑さをモデル化する複雑な構造の構成および操作を可能
にする。数学的なセット概念の前記の選択においては、
定義としてオーナーからメンバーへ、あるいはいかなる
メンバーからオーナーへのいずれにも可逆的にセット定
義を再設定する事が出来る。データ構造セットに関して
は、このセット定義は通常オーナーレコード内のあるフ
ィールドの数値に基ずき、このセットにおけるメンバー
関係は潜在的なメンバーレコード内の相当フィールドの
適合数値によりコンピュータに再設定される。この現象
の利点は、屡々、適合するデータを有するメンバーレコ
ードからフィールドを除去する事により、又再構成の為
のオーナーレコードに依存して取入れられる。前記の学
校の例においては、教師は、教師／子供達のセットの「
オーナー」の役割を有するものとされた。

この事例を拡張する為、殆んどの学校におし・は教師と
子供との間の関係は単純な関係（１：ｎ）ではなく、子
供達が異なる教課について異なる教師を持つから更に複
雑な関係である事が認識される。この教師対子供の複雑
な関係は、１つの新らしい関係の実体「生徒」と、２つ
の簡単な関係「教師対生徒」および「子供対生徒」に変
形される。教師は自分の総の生徒として多くの子供達を
持ち、生徒としては子供は多くの教師を有する。この新
らしい「生徒」の実体は、１つの関係の実体から他の実
体を記述識別する働きのある属性「教談」および「時間
」を有する。１人の子供はいくつかの教課に対して同一
の教師を有する。

このデータ構造のセット概念は４つの基本的な特性を有
する。

即ち、１ １つのセットは１つのレコードを常に１つの
みそのオーナーロールに有する。

２ １つのセットはメンバーロールにおいて零、１つ又
は１つ以上のレコードを有する。

３ どのレコードも同時に零、１つ又は１つ以上のセッ
トのオーナーであり得る。

４ どのレコードも同時に零、１つ又は１つ以上のセッ
トにおける１メンバーであり得る。

各レコードは、特定のセットの１メンバーとして唯一度
丈現われる。メンバーロールはオーナーロールと干渉し
ない。「次の」および「前の」の表示は、記憶プログラ
ムコンピュータにおける問題解決にとって基本的な手続
的算法（アルゴリズム）にとって重要な概念である。

一時に１つのレコードを取扱う手続上の制限に加えて、
もしセット内のメンバーレコードが予め定めたデータ数
値順のシーケンス則ち挿入時間順のシーケンス（Ｆび○
：先入れ先出し、又はＬＩＦＯ：後入れ先出し）で送ら
れる場合、算法にとって更に重要な簡素化する結果が生
じる。「先」と「後」の表示は、データ算法の繰返し実
行の始動および停止にとって重要である。この様に「あ
るセットにおけるメンバーの順序は、セットの合理的な
操作に対して予定条件である。レコードをファイル中の
セットに関連させる主なモチベーションは、自然界の関
係をモデル化し、ある特定の関係を表わすファイル内の
選択されたレコードのアクセスを補佐する事である。

このセットアクセス法は、従来のアクセス法の中間に位
置しこれを補完するものである。これ等の方法を表１に
列記する。表 １ アクセス法 直接アクセス法 １つのレコードを検索データ
キーアクセス法 １つのレコードを検索セットオーナ
ーアクセス法１つのレコードを検索セットメンバーアク
セス法反復して使用、セットの各メンバーを検索ファイ
ル順次アクセス法 反復して使用、ファイル中の各レコードを検索最初の４
つのアクセス法は、特定のェンティティー、関連する実
体グループの記録状態を決定するか、又はその記録状態
を更新する必要がある取引き（トランザクション）およ
び照会処理に主として使用される。

ファイル順次アクセス法は、主として周期的なバッチフ
ァイル更新およびレポート生成の為に主として用いられ
る。必要に応じて、同じレコードを全ての５つの方法に
よりアクセスする事が可能である。同様に、これ等のア
クセス法を組合わせて使用して特定の作用を得る事も可
能である。前述の事例において、教師のレコードはデー
タキーアクセス法により検索出来、次に教師の全生徒の
レコードをセットメンバーアクセス法により検索出釆る
。

各生徒のレコードについては、子供のレコードはセット
オーナーアクセス法を用いて検索出来る。あるいは、検
索は、子供のレコードに対するデータキーアクセスで開
始し、次いで子供の生徒レコードの全てを、従って教師
のレコードを検索する。セットかち得た基本的な検索の
機会は下記の表ローこ示される。即ち、表０ 各セットに用いられる１セットの基本的な動作がある。

これ等は、更に周知のレコードおよびフィールドにおけ
る基本的な動作を補完するものである。各セットにおけ
る基本動作の収集およびレコードとフィールド‘こ対す
る補完的な基本的動作は、ユーザがこれにより作業する
データをアクセス、修正、移動、削除等を行うハードウ
ェア／ファームウェア命令の収集である操作用設備とし
て知られるものを構成する。この基本的動作のプリミテ
イブ（即ち、ハードウエア／フアームウエア命令は、フ
ィールド（即ち、データ項目）、レコード、セット、お
よび手続き用ロジック制御に関する動作に再分割出来る
。下記のハードウェア／ファームウェア命令のグループ
は、フィールド内のデータの操作を行う。

実施されるべき１動作に必要なフィールド記述情報（例
えば、サイズ、ロケーション、記録モ−ド）は、動作に
関連するデータ記述の一部として保持されるものとする
。このグループに含まれる動作は、例えば移動、比較、
ハッシュ、加算、減算、乗算および除算等である。ハー
ドウェアノフアームウェア命令の下記のグループは、デ
ータの直接および直列アクセス処理の両方も行う。

これ等は、データレコ−ドの生成、その後の検索、修正
、テストおよび消去を行う。レコードのファームウェア
ノハードウェア命令は、レコード生成、レコード消去、
直援レコード発見、直列レコード発見「およびレコード
タイプテストである。セットのハードウェアノフアーム
ウェア命令の下記のグループは、従来のデータ処理の内
容、および進歩したデータベースおよびメッセージ管理
システム用のビルディングブロックを与える。

このハードウェア／ファームウェア命令は、レコード挿
入、しコード取出し、関連レコード発見（最初、最後、
次の、前の、ｉ番目のレコード発見）、オーナーレコー
ド発見、セット空テスト、メンバー挿入テスト、オーナ
ーレコード開始、およびメンバーレコード開始である。
ベースレジスタのハードウエア／フアームウエア命令の
下記グル−プは、データベースのアクセスに対する現在
のプロセス状態の決定および修正を行う。

このハードウエア命令は、ベースレジスタのアンロード
、ベースレジスタの無効化であり、およびベースレジス
タをロードする前述の「発見一命令である。適用データ
ベースにおけるレコードを構成しかつこれをアクセスす
るのに使用されると同時に、セットは広範囲なシステム
のソフトウェアにおいても使用出来る。

以下の如く表に示すのは、システムのソフトウェアの領
域のリストで、各々に対してはセット概念の前記領域に
おけるある用途が列挙されている。このリストは明らか
な用途の例示と意図するもので、完全を期するものでは
ない。１ データベースシステム ａ インデックス構造（順序インデックスおよびランダ
ムインデックス）ｂ データ記述構造 ｃ 共用アクセス制御リスト ｄ プロセス応答性構造 ２ フアイルシステム ａ ，カタログ構造 ｂ アクセス権制御 ３ メッセージシステム ａ メールボックスインデックスの構造 ｂ 待合わせ（Ｑｕｅｕｅｉｎｇ）メッセージｃ アク
セス用マルチエレメントメツセージ４ プログラミング
システムａ 制御用プログラムライブラリ ｂ テキスト編集 ｃ プログラム制御構造 ｄ 結合の為の符号基準および符号定義構造ｅ コンパ
イル用中間プログラムフオーム５ オベレーテイングシ
ステム ａ ジョブのキー ｂ 資源割当て表 ｃ デッドリ・ェンプレース（ｅｍｂｒａｃｅ）検出ｄ
事象（イベント）待ちプロセスのキュー（入出力完了
、タイマー）ｅ キューのデイス／ぐツチ １ 一般的論議 本発明は、主として１つのオペレーティングシステムに
より関連付けられた以下に記述するハードウェアシステ
ム環境において作用を有するものである。

第１図において、サブシステムは、プロセサーサブシス
テム１０１、記憶装置サブシステム１０２、および１個
以上・…・・３２迄の周辺装置サブシステム１０３であ
る。プロセサーサブシステムは、中央処理装置（ＣＰＵ
）１０４と、４つの入出力制御装置（ＩＯＣ）１０５と
を有する。各周辺装置サブシステムは、周辺装置制御装
置（ＰＣＵ）１０６と、多数の装置アダプタ（ＤＡ）１
０７と、２５針固迄の周辺入出力装置１０８を有する。
記憶装置サブシステム１０２は、各３２乃至５１２キロ
バィトの１乃至４つの半導体メモリーモジュールからな
る。プロセサーサブシステム１０において、ＣＰＵＩ０
４は、システムに対して基本的な処理動作を行い、メモ
リー１０２とインターフェースする。

ＩＯＣＩ０５は、記憶装置サブシステム１０２と周辺装
置１０６間の全ての情報交換を制御する。Ａ 汎用処理
装置 ＣＰＵは、主メモリーシンクロナィザ１０９と、バッフ
ァー記憶装置１１０と、計算装置１１１を構成する各種
要素と、任意のエミュレーション設備１１２とを含む。

王〆モリーシンクロナィザ１０９は、計算装置１１１と
、バッファー記憶装置１１０とＩＯＣＩＯ９の間で主メ
モリーを使用する為の重複を解決する。この重複は、Ｉ
ＯＣがメモリー書込み（計算装置から）が、次いでメモ
リー読出し（バッファー記憶装置へ）が後に続く最も高
い優先順位を有する如き刀頂位に塞き解決される。主Ｃ
ＰＵは又、主メモリーのアドレス指定を制御するアドレ
ス制御装置ＡＣＵ１３１と、主メモリーの最後に使用さ
れたアドレスを記憶するのに使用される連想メモリーＡ
Ｓ１３２とを含む。バッファー記憶装置１１０は、主メ
モリーの選択された区域を再生する小形の高速バッファ
ーメモリーであり、計算装置とインターフェースして平
均メモリーアクセス時間を減少する。各メモリー議出し
の間、バッファー記憶装置と主メモリーの相方がアクセ
スされる。もしフヱツチされるべき情報が既にバッファ
ー記憶装置にある場合は、主メモリー読出しは終了され
て情報がバッファー記憶装置からフェツチされる。

さもなければ、主メモリー１０２が説出される。これが
行われる毎に、ＣＰＵＩ０４は、所望の情報を含む３２
バイトをフェッチする。この情報は、将来のメモリー照
合用にバッファー記憶装置に残留する。バッファー記憶
装置はソフトウェアかから透明の為、いかなる時点でも
コンピュータを制御するプログラムは、コンピュータが
処理中の情報がバッファー記憶装置又は主メモリーのい
ずれからフェッチされたかを決定出来ない。計算装置１
１１は、ＣＰＵ内の全てのデータ処理およびアドレス生
成を行う。

計算装置内の典型的な制御記憶装置１３０（「マイクロ
プログラミング、その原理と実際」Ｓ．Ｓ．ハッソン（
日鵬ｓｏｎ）著、プレンティスホールＩｎｃ．刊を参照
）は、システムを初期設定するファームウェアを含み、
ＣＰＵＩ０４とＩＯＣＩ０５を制御し、命令セットをデ
コードする。制御記憶装置は、選択自在に科学計算用命
令、テストルーチン、エミュレーション／ぐンケージ、
又はプロセサーサブシステムの能力を拡張する特殊目的
の諸特徴を与える事が出来る。

１選択例として、ＣＰＵは、本システム以外の諸システ
ムのエミュレーションを行う。

エミユレータ１１２は、フアームウエア、は、フアーム
ウエア、ソフトウエア、あるいはある場合はハードウェ
アの構成要素である。

Ｂ 入出力制御装置 プロセサーサブシステムのＩＯＣＩ０５の部分は、任意
の周辺装置サブシステム１０３と記憶装置サブシステム
１０２間のデータ経路を提供する。

この経路は、周辺装置の指令の開始を許容し、その結果
データ転送を制御する。ＩＯＣは多くの場合３２チャン
ネル迄の制御装置（図示せず）を取扱う。Ｃ 周辺装置
サブシステム 第１図における周辺装置サブシステム１０３において、
ＣＰＵＩ０６は、入出力動作の間入出力装置１０８を制
御する事により、ＣＰＵＩ０４のロードを軽減する独立
のマイクロプログラミングプロセサである。

このＰＣＵは、チャンネルプログラムに保持される命令
の実行により前記動作を行う。

このプログラムは、ＰＣＵで実施される算術的、論理的
演算、転送、シフト、およびブランチ動作を生じる。こ
れ等は、ユニットレコード、大容量（ディスク）記憶装
置、磁気テープ、通信等をそれぞれ制御する装置の種類
により、ＰＣＵにはいくつかの種類がある。

装置アダプタ１０７は、各ＰＣＵとこれが制御する諸装
置間を連絡する。

その各々は、特定のタイプの装置との通信を編成するの
に必要な専用のファームウェアとロジックを含んでいる
。タイプに従ってＤＡＩ０７は１つ又はいくつかの装置
を制御する。周辺装置サブシステム１０３により実施さ
れる主な機能は次の如きものである。

Ｉ ＣＰＵ命令を直列の周辺装置に対する変形２ ＣＰ
Ｕ又は適当な周辺装置により必要とされる形態のデータ
のバックおよびアンパツク ３ サブシステムの状態およびその制御下の諸装置のＣ
ＰＵに対する情報提供４ エラーおよび回復手続の独自
の開始および処理５ 関連する周辺プロセサの装置分割
能力を損う事のない１装置のオンライン診断の許容 ＣＰＵは、各装置間の主メモリーに対する重複使用を解
消するが、ＩＯＣはＰＣＵ間の重複使用を解消する。

Ｄ 記憶装置サブシステム 各メモリーモジュール１〜４は４又は８バイトの中を有
する。

モジュールの数、サイズ、およびデータ経路中は、コン
ピュータのサイズに従い変化する。

メモリーモジュールは、４つのモジュールが逐次アクセ
スされる様に４重にインターリープされる（モジユール
ーは最初の８バイトを有し、モジュール２は２番目の８
バイトを有する等）。インターリーブにより、主メモリ
ーに対するアクセスに対する重複回数を減少し、この為
平均メモリーアクセス時間を短縮する。メモリーは故障
の場合に再構成出来る。即ち１モジュール内のメモリー
の各プロッ外ま、隣接するアドレス指定を破壊する事な
く取外し可能である。

王〆モリー１０２は、金属酸化膜半導体 （ＭＯＳ）チップの形態の容量の大きな記憶媒体からな
る。

この媒体は、情報を維持するりフレッシュ原理に基いて
動作する。各メモリーロケーションは、少くとも各２ミ
リ秒毎に１回りフレッシュされるのが典型例で、この設
計によりリフレッシュタィミングとメモリーアクセス間
の重複使用が少〈なる。（重複した場合、リフレッシュ
作用が磯先する。）主メモリーの最初の領域は、ハード
ウェアとファームウェアの為にリザーブされる。

この領域の上限は、システムのソフトウェアが判る境界
アドレスレジスタ（ＢＡＲ−以下に記述）の内容により
規定される。ＢＡＲの内容はシステムの初期設定時間に
セットされる。

ＢＡＲにおいて指定されたアドレス下のメモリー領域は
ＩＯＣ表を包含出来、この表は、周辺装置サブシステム
、ＣＰＵを制御するファームウェア、又はエミュレーシ
ョンの為のマイクロプ。

グラムと表の構成を規定する。ＢＡＲにおいて指定され
たアドレス下方の領域のサイズはシステム形態に依存す
る。マイクロプログラムが主メモリー又は制御記憶装置
にあるかどうかはシステムの形態に依存し、アプリケー
ションはシステムにおいて実行する。

２ 基本的機械の構造 このハードウェアに使用される基本的データ構造には主
として３つの構造がある。

即ち、データフオーマット、ソフトウェア識別レジスタ
および命令フオーマットである。Ａ データフォーマッ
ト 情報は、８つの並列のビットの倍数毎にメモリーとＣＰ
Ｕ間に転送される。

情報の各８ビット単位をバイトと呼ぶ。パリティ則ちエ
ラー訂正データも又データと共に転送されるが、ソフト
ウェアの影響は与えられない。従って、本文においては
、ターム（ｔｅ血）データは関連するパリティ即ちエラ
ー訂正データを除外する。Ｂバイト １バイト内の各ビットは左方から右方に０から７迄番号
を付されている。

バイトは別個又はグループで処理される。２つのバイト
は半ワード、４バイトは１ワード、８バイトは２倍ワー
ド、１んゞィトは４倍ワ−ドを構成する。

これ等は命令を含む全データに対する基本的フオーマツ
トである。Ｃ データの表示 全てのデー外ま、２進法であるが、２進法か、１坊隼法
か、あるいは英数字かに解釈出釆る。

データビットは、２進化１Ｇ隼数データとしての４か、
英数字としての８か、２進数として１６乃至６４のグル
ープに解釈される。後者は、符号を付した固定小数点又
は浮動小数点２進数として解釈される。２倍ワード迄の
隣接するビットのどんな数も又ストリングとして操作さ
れる。

英数字形態のセットは、拡張２進化１伍隼コード（ＥＢ
ＣＤＩＣ）で表示される。情報交換用米国標準コード（
ＡＳＣＩＩ）は、これに代る交換コードとして認められ
ている。Ｄ ／ゞイトアドレス 主メモリ、におけるバイトロケーションは零で始まる連
続番号を付され、各番号はバイトのアドレスである。

連続バイトのグループは、１グループにおける残るバイ
トのアドレスがそれぞれ２、４、８、又は１６の倍数で
ある場合、半ワード、ワード、２倍ワード、又は４倍ワ
ードに位置合せされるものと云われる。半ワード、ワー
ド、２倍ワード又は４倍ワードがこの様に位置合わせさ
れている為、このアドレスから単位がフェツチされ得る
。主メモリーにおけるデータのロケーションは、アドレ
ス生成の間間接にアクセスされるデータディスクリプタ
により指定される。（本願と同じ該受人に譲渡された「
セグメント化されたアドレス生成法」なる名称の米国特
許第３９紙０９６号参照）Ｅ ビジブルレジスタ（Ｖｉ
ｓｉｂｌｅｒｅｇｓｔａｒ）その内容がＣＰＵの状態を
総合的に規定する第１図のＣＰＵＩ０４においては、３
３のユーザービジプルレジスタがある．。

これには４つのタイプがある。（第２図参照）則ち、１
汎用レジスタ２ ベースレジスタ ３ 科学計算用レジスタ（選択） ４ 各種のレジスタ Ｆ 汎用レジスタ 第２図の汎用レジスタ（ＧＲ）２０１は、固定小数点２
進数とビットストリングを操作する為に使用される。

ＣＰＵＩ０４には多くの場合１針固の３２ビット汎用レ
ジスタ（ＧＲＯ〜ＧＲ１５）がある。汎用レジスタＧＲ
８乃至ＧＲ１５も又インデックスレジスタとして使用可
能である。インデックスレジスタとして使用される時に
、これ等のレジスタは本文中では×０乃至Ｘ７と呼ばれ
、ィンデキシングは、レジスター内に保持された３２ビ
ットの２の補数の整数を用いて行われる。Ｇ ベースレ
ジスタ ベースレジスタ（ＢＲ）は、命令カウンタ（ＩＣ）とス
タックレジスタ２０２〜２０３と同じフオーマツトを有
する。

ベースレジスタは、アドレス計算の間使用されてメモリ
ーの一部を規定する。多くの場合、８つの３２ビットの
ベースレジスタＢＲＯ乃至ＢＲ７がある。Ｈ 科学計算
用レジスタ科学計算用レジスタ（ＳＲ）は、浮動小数点
２進数を用いる演算の為の選択可能な装置である。

多くの場合、ＳＲＯ乃至ＳＲ３と表示される４つの８バ
イトの科学計算用レジスタがある。１ 各種のレジスタ この他に下記の５種類のレジスタがある。

即ち、 ｏ命令カウンターフオーマツト２０２〜２０３を有する
。

ｏ状態レジスターフオーマット２０７を有する。

０フタツクレジスタ（Ｔレジスタと呼ばれる） ｏ境界アドレスレジスターフオーマット２０２〜２０３
を有する。

ｏハードウェア制御マスクレジスターフオーマツト２０
８を有する。

前記の命令カウンタ（ＩＣ）は、実行される命令のアド
レスを含む３２ビットのレジスタである。

状態レジスタ（ＳＴＲ）２０７は、現在実行中の手続き
に関する事実の記録、例えば最も後の動作によりアンダ
ーフローが惹起されたかどうかを記録する８ビットのレ
ジスタである。Ｔレジスタとしても知られるスタックレ
ジスタは３２ビットのレジスタで、現在使用中の手続き
と関連したプッシュダウン方式のスタックの先頭部に対
するポィンタを含む。以下に記述するスタックは、作業
スペースと、局部変数を保管し手続きェントリを保持す
る為の機構とを提供する。境界アドレスレジスタ（ＢＡ
Ｒ）２０６は２８ビットのレジスタで、ソフトウェアに
よりアクセス可能な最下位の絶対主メモリーアドレスを
指定する。このレジスタはシステムの初期設定の間ロー
ドされて、ソフトウェアによってのみ講出しが可能であ
る。ハードウェア制御マスクレジスタ２０８は８ビット
レジスタで、機械の状態情報を記録する。Ｊ 命令フオ
ーマット いずれ使用される命令は約２００ある。

各命令は、４つの異なる長さの１つを有するが、常に偶
数バイト長さである。各命令は連続的な記憶ロケーショ
ンに記憶されている。最も左方のバイトのアドレスは２
の倍数で、その命令のアドレスである。命令の８つの最
上位のビット（およびある場合には、ビット８乃至１１
、又はビット１２乃至１５）は演算コードを表示するが
、残りのビットは１つ以上のオペランドを表示する。

１つのオペランドは、レジスターデジグネータ（ｄｅｓ
ｉｇ雌ｔｏｒ）、変位デジグネータ、アドレスシラブル
（論理的アドレス）、リテラル数値、即値リテラル数値
であり得る。

オペランドのタイプおよび数は命令フオーマツトにより
決定される。３ システム構成 Ａ ジョブステップおよびタスク コンピュータシステムにより実施される作業は、ジョブ
制御用言語を介して一連のジョブステップにより外部で
規定される。

ジョブステップは、ハードウェア資源が割付けられる一
単位の作業である。多くの場合、１ジョブステップはい
くつかのタスクからなる。１タスクは、並行する事ない
こ実行される命令の流れからなるユーザの規定する作業
の最４・単位である。

Ｂ プロセス タスクおよびジョブステップのユーザの観点の概念は、
それぞれ１プロセスおよびプロセスグループによりハー
ドウェアにおいて表示される。

１プロセスは、ＣＰＵにより非対称的に実行出来る順序
を付した命令シーケンスとして定義される（即ち、いく
つかのフ。

。セスが使用され資源を共用するが、実際にはいかなる
時点でも唯一つのプロセスが実行されている）。プロセ
スグループは、１ジョブステップの実施に必要な関連す
るプロセスのセットである。Ｃ プロセス制御用ブロッ
クおよびシステムベース各プロセスはその実行中多くの
地点において、ＣＰＵ制御を停止出来、主メモリーの記
憶領域はＣＰＵの状態を保管する為１プロセスに利用可
能となる。

この状態情報は、１プロセがＣＰＵの制御を再開する以
前にＣＰＵを予め条件設定するのに使用される。１プロ
セスに割当てられた記憶領域は、第４図でプロセス制御
ブロッ．ク（ＰＣＢ）と呼ばれる。

ＰＣＢ内に含まれるデータは、プロセスに割当てられた
メモリー領域のアドレス（アドレススペース）と、全て
の関連するレジスタの内容と、プロセスの状態とを含む
。この様に、ＰＣＢは、情報のロスないこ１プロセスを
開始又は再開するのに必要な情報の為の一時記憶領域と
して作用する。各ＰＣＢは、ハードウェアに対して判別
可能で、システム初期設定の間生成されシステム演算の
間修正される１セットのハードウェア表を介してオペレ
ーティングシステムによりアドレス指定可能である（第
５図）。システムベースと呼ばれる絶対主メモリー領域
がある（第５および６図）。

この領域は、ファームウェアにより生成され、議出しは
出来るが書込みは出来ないベースアドレスレジスタ（Ｂ
ＡＲ）５０ １を介してアクセス可能である。

このシステムベース５０２は、現行プロセスに対するそ
れぞれジョブステップ数およびプロセスグループ数（Ｊ
．Ｐ）を合む多数のシステム属性を含む。このシステム
ベースにおける別の属性は、Ｊ表５０３として知られる
ハードウェアの規定したデ−夕機造に対するポィンタで
ある。この表は、システムに現存する各ジョブステップ
に対するェントリを含む。Ｊ表５０３における各ェント
リは、これも又ハードウェア規定のデータ構造である関
連Ｐ表を指示する。この表は、プロセスグループを規定
し、このプロセスグループ中の各プロセスに対するェン
トリを含む。

各Ｐ表ェントリはＰＣＢ４００を指示する。第５図にお
いて、計算装置１１１（第２ 図）の算術演算部分５０６を介してＪ値によりインデッ
クスされたＪ表ポィンタ５０５は、Ｊ表ェントリ５０３
に対するアクセスを行う。

このェント川ま、計算装置５０６を介してＰ値によりイ
ンデックスされる時、Ｐ表ェントリ５０４に対するアク
セスを行うＰ表ポィンタを含む。このＰ表工ントリは、
現在実行中のプロセスのＰＣＢに対するポィンタ５０７
を含む。この様に、オペレーティングシステムは、ＢＡ
Ｒ５０１の内容を用いて能動ＰＣＢをアクセス出来、又
その関連する（Ｊ．Ｐ）論理ネームを与えた他のいずれ
かのＰＣＢをアクセス出来る。Ｄ メモリーセグメンテ
ーション 本文に記述した様なマルチプロセス環境においては、あ
る時点において多くのプロセスがメモリー内に存在する
。

これ等のプロセスは、サイズが様々で、メモリー割付け
問題を生じるようなメモリー要求をする。１オペレーテ
ィングシステム（本文では示さず）と関連して本文に記
述されたハードウェアは、メモリ−スペースを動的に割
付ける事によりこの問題を解決する。

メモリー要件のランダム性の為、メモリーは多種のサイ
ズのセグメントで割付けされ、このメモリー割付けはプ
ロセス実行時間中再構成出来る。この様に、１プロセス
は多くの非隣接メモリーセグメントで割付け可能である
。このメモリー割付け法は、セグメンテーション呼ばれ
る。セグメンテーションは、別の問題を提起する。

即ち、この場合１プロセスの一部又は全部が再位置指定
される時は常にメモリーアドレスが修正されねばならな
い事である。この問題を防ぐ為、本文に記述したシステ
ムは、これによりプロセスにより使用されたアドレスが
絶対主メモリーアドレスではなく局部アドレスである如
き一技法を提供する。これ等の局部アドレスは絶対アド
レスを生成する為に使用される。又、セグメンテーショ
ンによれば、各プロセスは、セグメントデイクリプタの
システムを介してそれ自体又は関連するメモリーシステ
ムをアクセスする事が可能になる。

セグメントディスクリプタをアクセスする事により、プ
ロセスは１セグメントのアドレスを得る事が出来る。

セグメントディスクリプタは、主メモリー中に含まれ、
オペレーティングシステムにより維持される。

各プロセスは、２０６母迄のメモリ−セグメンをアクセ
ス出来る。

通常、この為にはプロセス当り同数のセグメントディス
クリプ夕を必要とする。然しながら、セグメントは共用
出来る為、オペレーティングシステムは、セグメントデ
ィスクリプタをセグメント表に分類する。このグループ
分けは、１プロセス（タスク）、プロセスグループ（ジ
ョブステップ）によるアクセス能力か、又は全体的（シ
ステム全体）なアクセス能力に基ず〈。

各プロセスは、これと関連する１５室のセグメント表を
有する事が出来る。この技法には、セグメント表を介し
てプロセスによりクセス出来る各セグメントに対する１
セグメントディスクリプタによりアクセス出来る各セグ
メントに対する唯１つのセグメントディスクリプタが必
要であるに過ぎない。この様に、セグメントディスクリ
プタに必要なメモリースペースは減少し、再位置指定の
間更新するメモリーは減少し、あるプログラム保全効果
が得られる。（プログラム保全の為の主な機構はリング
システムである。本願発明と同じ該受人に譲渡された、
「リングチェックハードウェア」なる名称の米国特許第
３９１６３８５号を参照プロセスは、それがアクセスす
る事が出来るセグメントがどれかを決定する事が可能で
なければならない。

従って、このシステムは２つのセグメント表ワード配列
（ＳＴＷＡ）をプロセスに与える。これ等の配列は、プ
ログラムにアクセス可能な全てのセグメント表のアドレ
スを含んでいる。大小２つのセグメントサイズがある為
、プロセス毎に２つのセグメント表ワード配列がある。
大きなセグメントは最大サイズがそバイトであるが小さ
なセグメントは最大サイズが〆６バイトである。

全てのセグメントは、サイズが１＆ゞイト宛増大して前
記の最大サイズ迄変化する。１システムは、多くの場合
２８の大形セグメントおよび２０４０の小形セグメント
迄収容出釆る。

セグメント表ワード配列は、オペレーティングシステム
により再位置指定が出来、従って１プロセスはその関連
するＳＴＷＡの絶対アドレスを知らねばならない。

どのプロセスに対するＰＣＢも２ワードを含み、この２
ワードは、第４図のアドレススペースワードＡＳＷＯ〜
１として知られるこの情報を含む。

各ワードは、セグメント表ワード配列ＳＴＷＡを指示す
る。

演算中のシステムは、関連するＳＴＷＡが再位置指定さ
れる時は常にＡＳＷの内容を更新する。ポィンタのチェ
ーンに沿って作業を行いかつセグメントディスクリブタ
をデコードする事がファームウェアの機能で、これが一
たん開始されると、オペレーティングシステムさえも判
別出来ない。

セグメンテーションは、プロセスに利用可能なものとし
て２億バイト以上のアドレススペースを規定する。

この数は主メモリーの容量を超過し、従って２次記憶装
置（磁気ディスク、又はドラム）が主メモリーと関連し
て使用される。このオペレーティングシステムは、シス
テムが実際に利用可能であるよりも遥かに大きな主メモ
リーを有する如き錯覚を与える。この概念は、仮想メモ
リーと呼ばれる。いかなる時にも、規定されたセグメン
ト は、物理的に主メモリーにある場合とない場合とがある
。

セグメントディスクリプタの内容は、関連するセグメン
トが主メモリーにあるかどうかを表示する。ハードウェ
アは、主メモリーにないセグメントをアクセスするブロ
セスによりどんな試みも検出してオペレーティングシス
テムに通知する。オペレーティングシステムは所要のセ
グメントを２次記憶装置から主メモリーにロードさせる
。次いで、オペレーティングシステムは、セグメントの
絶対アドレスを見出し得る唯一の場所であるセグメント
ディスクリプタに、セグメントのメモリーアドレスをお
く。

この動作はプロセスに対して判別出来ず、この為セグメ
ントが主メモリー内になかったか、又は主メモリー内に
再位置指定されねばならないかが判らない。（メモリー
セグメンテーションの詳細については、「セグメント化
されたアドレス生成」なる名称の米国特許出願第３９３
８０９６号を参照せよ）本文に述べたコンピュータシス
テムは、プロセスが相互に干渉しない様にさせるか、違
法の方法で相互のアドレススペースを共用する事により
、データおよび手続きの保護を行う。

この保護は、メモリーセグメンテーションを介してアド
レス指定能力を制限する事により、又リングシステムに
より達成される。各セグメント表は、システム中の各種
プロセスのアドレススペースを隔離（保護）する。

各プロセスは常に実行中セグメント化されたアドレスを
使用する。セグメント化されたアドレスは、セグメント
内のセグメント数と相対アドレスからなる。（前記の「
セグメント化されたアドレス生成」なる米国特許参照）
ハードウェアは、プロセスにより使用されるアドレスが
、プロセスに割当てられたアドレススペースの一部であ
る事をチェックする。もしこのアドレスが予定されたア
ドレスの外部にある場合は、実行が行われる。プロセス
は、ハードウェアが参照するプロセスのセグメント表を
用いる為、別のプロセスのアドレススペース内のデータ
を参照する事が出来ない。この様に、１プロセス又はプ
ロセスグループにとつて、別のプロセスグループに属す
るェンティティーを参照する可能性はない。一般に、シ
ステム中のアドレススペースにおける重複は、全てのプ
ロセスにより共用されるこれ等セグメントについて生じ
る。

これ等の公用セグメントは、アドレスの重複が生じない
様にする為チェックするシステムプログラムによって生
成される。この様に、セグメンテーションは、相互に対
してユーザプログラムを保護し、ユーザプログラムに対
するオペレーティングシステムを保護する。いくつかの
プロセスにより共用されるセグメントは、これ等のプロ
セスの１つによって誤用から保護されていない。

この問題を解決する為、リングシステムが用いられ、こ
れにより手続きおよびデータセグメントが４つのクラス
の階層に分類される。この４つの１」ソグクラスは、０
乃至３迄番号を付される。各リングは、システムの特権
レベルを表示し、レベル０（最も内側のりング）は最上
位の特権を有し、レベル３（最も外側のリング）は最下
位の特権を有する。システムにおける各手続きは割当て
られた最小および最大実行リング番号を有し、これがど
れがこの手続きを呼べるかを示す。手続きは、他の手続
きを呼び、かつこれに対してパラメータを送る事が出来
るサブルーチンである。リングシステムの一般的規則は
下記の如くである。

１ 内側のりングにおける手続きは外側リングにおける
データに対する自由なアクセスを有する。

逆に、外側のリングの手続きは内側のりングのデータの
アクセスは出来ない。

２ 外側のリング内の手続きは内側のりングの手続きに
ブランチ出釆るが、その逆は出来ない。

３ データを含む各セグメントは、２つのりング数値を
割当てられ、その１つは講出し用（ＲＤ）、他の１つは
書込み用（ＷＲ）である。

これ等のＩＪング数値は、議出し又は書込みモードのい
ずれかでデータをアクセスする時１手続きが実行可能な
最大リング数値を指定する。

１つの手続き命令が実行される毎に、手続きのりング番
号（有効アドレスリング ＥＡＲ）が、参照されたデータを含むセグメントに割当
てられたりング番号に対しチェックされる。

このＥＡＲは命令カウンタにおけるプロセスリング番号
、およびアドレス指定経路に見出されるベースレジスタ
およびデータディスクリプタにおける全てのりング番号
の最大数である。データに対するアクセスは、リング番
号の比較に基づいて許容又は拒絶される。

例えば、もしシステム表が、３の最大議出しリング数値
と１の最大書込みリング数値とを有するセグメント内に
存在するならば、次にリング３で実行するユーザ手続き
はその表を謙出せるが、これを更新する事は出来ない。
事前設計によってリング０と１はオペレーティングシス
テムに対しリザーブされ、リング２と３はユーザ用にリ
ザーブされる。

リング０は、全システム演算に対して重要なこれ等のセ
グメントを含む。リング１はシステムのセグメントの群
を含んでおり、その故障は破壊的なものではなく回復可
能である。ユーザは、チェックアウトプログラム用にリ
ング２を、又手直しされるプログラム用にリング３を使
用出来る。Ｆ 手続き呼出し この手続き呼出し‘ま、本文に記述するシステムにおい
て重要な機能である。

手続き呼出し‘ま、１つの手続きから他の手続きへ切換
える為、又ユーザ手続きにオペレーティングシステムの
サービスを行わせ、かつオペレーティングシステム内の
モジュラー構造を得るのに用いられる。手続き呼出しは
、各命令と、スタツク（第７Ａ図）と呼ばれるハードウ
ェアが識別したェンテイテイーとにより行われる。スタ
ックは、後入れ先出し方式に基ずし、てデータを受入れ
、記憶し、かっこのデータの検索を許容する。

スタックは、スタックセグメントと呼ばれる特殊なセグ
メントに存在する。スタツクセグメントは、各手続きに
対して動的に割付けられるスタックフレーム７０１（第
７Ａおよび７Ｂ図）と呼ばれる多数の隣接する部分から
なる。最初のスタツクフレームはセグメントの先頭部に
ロードされ、続くフレームはその後にロードされる。最
後にロードされるフレームは、スタックの先頭部と考え
られる。Ｔレジスタ７０２は、現在演算中のプロセスに
対するスタツクの先頭部を位置指定する。仮想Ｔレジス
外ま、システム中の他の全てのプロセスのＰＣＢに存在
する。第ＴＢ図のスタックフレーム７０１は、次の３つ
の領域からなる。

即ち、変数を記憶する作業領域７０２と、レジスタの内
容を保管する保管城７０３と、パラメータを各手続き間
に送る連絡城７０４とである。手続き呼出しに先立ち、
ユーザは、保管する事を望み、かつ呼出した手続きに送
られるべきパラメータを連絡城にロードしなければなら
ないこれ等レジスタを指定しなければならない。呼出し
が行われる時、ハードウェアは、命令カウンタＩＣと、
指定されたベースレジスタの内容を保管して呼出された
手続きからの戻し動作を容易にする。各手続き呼出し‘
まスタックセグメント７０１内のスタックフレームを生
成し、続いてネスト（ｎｅｓｔ）された呼出しは別のフ
レームを生成する。

これ等の呼出された手続きの１つからの各出口は「スタ
ックフレームをそのスタックから削除させる。この様に
、呼出しの履歴が保持されて正規順序の戻し動作を容易
にする。異なるリングにおいて実行される手続間の保護
を確保する為、異なるスタツクセグメントが用いられる
。

プロセス当りの各保護用リングに対応する１つのスタツ
クセグメントがある。ＰＣＢは、このプロセスに関連す
るりング０，１，２に対してスタツクセグメントの開始
を指示する３つのスタツクベースワードを含んでいる。
このリングの３つのスタツクセグメントは内部呼出しに
よりェントリされ、従ってその開始アドレスはＰＣＢに
求められない。

４ プロセス管理および同期本文におけるシステムは、
ソフトウェア、ハードウェアおよびファームウェアの組
合わせを用いて、オペレーティングシステムにより制御
されるマルチプログラミング動作を与える。

ソフトウェアはシステム内でプロセスを生成しかっこれ
を削除するが、ハードウェアおよびファームウェアは、
ＣＰＵの各プロセスを多重化する。更に、ソフトウェア
、ハードウェア、およびファームウェアの組合せは、各
プロセス間の同期を行う。各プロセスは、常にではない
が通常入出力演算の開始および終了時、関連ジョブの取
扱いの間、およびオペレーティングシステムにとって必
要と思われる諸目的の為の他の場合に起動され停止され
る。

従って、連絡システムは、関連プロセスを有効に始動捜
しかつそのプロセス間に情報を送る必要がある。本文に
おけるハードウエアシステムは、セマフオア（ｓｅｍａ
ｐｈｅｒｅ）と呼ばれる内部メッセージを与えて各プロ
セス間の連絡リンクを提供する。Ａ プロセス状態 プロセスは、いかなる場合も４つの可能な状態の１つに
ある。

即ち、実行、作動可能、待機、又は停止である。このハ
ードウェアは、これ等の４つのプロセス状態を識別して
、各種のファームウェア手続きを実行し、プロセス状態
に応じてプロセスディスパッチング、状態の変更、およ
びデータ構造の維持を行う。

ＰＣＢは、その関連するプロセスの現在の状態を規定す
る状態フィールドを含む。プロセスがＣＰＵの制御を受
ける時は実行状態にある。

この状態は、ＣＰＵに対してアドレススペース（セグメ
ント表）と始動アドレスとを供給する事を含む。次いで
、ＣＰＵはプロセスの手続きセグメントにおける諸命令
を実行する。現在実行中のプロセスに対するＰＣＢのプ
ロセスネームＪ表ワード（論理的アドレス）は、システ
ムベース内の実行プロセスワ−ド（ＢＡＲ十６０）に保
持される（第６図）（注、第５図に示すシステムベース
は第６図に示されるものと同じであるが、ある細かい部
分は省略する）作動可能状態は、プロセスがＣＰＵによ
り識別されなかった為、ＣＰＵの制御を受けない点を除
いて実行状態と同じである。

作動可能状態のプロセスは、他の作動可能プロセスおよ
び実行中のプロセスとＣＰＵに対し競合状態にある。プ
ロセスは、これがセマフオアを介するメッセージの如き
特殊事象が生じる迄持続出来ない時、待機状態にある。

待機中のプロセスはＣＰ川こ対して競合状態にはないが
、所要の事象に対しては他の待機中のプロセスと競合状
態にあり得る。停止されたプロセスとは、ソフトウェア
によりある時間停止されたが後に再開出来るプロセスで
ある。

プロセスを停止し再開する決定は、プロセスに対して外
部からのものである。この様に、停止されたプロセスは
、作動せず、従って事象の発生の通知を受けられず、Ｃ
ＰＵを使用出来ない。

プロセスは、下記の諸条件下で停止され る。

即ち、‘１’ 終了命令の実行による（全ての機能の完
了の結果）【２１オペレーティングシステムによる停止
命令の実行による‘３｝ 例外条件の発生により制御が
オペレーティングシステムに転送される事によるＢ プ
ロセスデイスパツチング 各プロセスは、実行中はプロセスの作用により任意に１
つの状態から他の状態に転移するが、他の各プロセスの
作用によっては自動的に移転する。

ディスパッチャとして知られるＣＰＵのファームウェア
は、各状態間のプロセスのトランザクションを制御する
。ディスパッチャは１セットのキュー（以下に記述）を
用いて作動可能および待機状態にあるプロセスを操作す
る。

停止プロセスはソフトウェアにより制御される。第６，
８および９図において、作動可能又は待機中のプロセス
は、ＰＣＢおよびプロセスリンクと呼ばれる特殊なキュ
ーェントリにより表示される。

第９図は、ＧＯセグメント８０２の内容を展開したもの
で、能動プロセスのプロセスリンク８０３ａ〜８０３ｂ
，８０３ｃ〜８０３ｇ、および停止プロセスの自由プロ
セスリンク８０５ａ〜８０５ｃを含んでいる。各プロセ
スリンクは、プロセスネーム（Ｊ、Ｐ）と、プロセスの
優先順位と、キュー内の次のプロセスリンクに対するポ
インタを指示する。これには、待機キュー８０３ａ〜ｂ
や作動可能キュー８０３ｃ〜８０３ｇの如き各種の型の
キューがある。Ｇ表（第６および８図）として知られる
Ｊ表に似たハードウェア装置は、全ての汎用（システム
規模の大きさとして知られる。

）セグメント８０２〜８０２ｎに対するポィンタを含ん
でいる。Ｇ表８０１の最初の要素ＧＯは、ディスパッチ
ャキューを含む前記セグメント８０２を指示する。Ｇ表
８０１に対するＧ表ポィンタは、第５図のシステムベー
ス５０２において見出される。システムベースには、又
ＧＯセグメント８０２の作動可能キュ−８０３ｃ〜８０
３ｇのヘッド８０５を識別する内部のプロセスキューワ
ード（ＩＰＱＷ）と呼ばれるェントリがある。この様に
、ディスパッチャは、作動可能キュー８０３ｃ〜８０３
ｇを検討する事により全ての作動可能プロセスを検査出
来る。

現在実行中のプロセスがその状態を変える時、デイスバ
ッチヤは、作用可能キューのヘッド‘こおいてプロセス
リンクを削除し、Ｊ．Ｐネームを用いてそのＰＣＢをア
クセスする。ＰＣＢにより規定されるプロセスは、次に
新らしい実行プロセスとなる。１つ以上のプロセスのキ
ューが同じ事象について待機しているから、待機プロセ
スのキュー８０３ａ〜８０３ｂは各事象について存在す
る。

待機プロセスは、又ＧＯセグメントに存在するプロセス
リンク８０５を介して一体にストリングされている。待
機キューのヘッドに対するポィンタは、セマフオア９０
３（以下に記述）に存在する。プロセスが待機している
可能性のある多くの事象が存在し、従ってその各々が関
連するセマフオア９０３，９０４を有する多数の待機キ
ューがある。

多数の作動可能又は待機プロセスは動的に変化する。

この様に、作動可能および待機キューを求める多数のプ
ロセスリンクも又変化する。この事は、ディスパッチャ
に対するメモリー管理問題を惹起する。この問題は、自
由プロセスリンクキュー８０５ａ〜ｃと呼ばれる別のキ
ューにより解決される。このキューは、作動可能又は待
機キューにより使用されず、特定の作動可能又は待機プ
ロセスのキューを拡張する為に使用出来るＧＯセグメン
ト内の全てのプロセスリンクを一緒にリンクする。自由
プロセスリンクキュー８０５のへツド９０２に対するポ
インタ９０１は、ＧＯセグメント８０２の始め付近にあ
る。Ｃ プロセスの同期 プロセスの同期は、同じタスクについて作業する２つの
プロセスの動作を関連する為に必要である。

この同期作用は、連絡中のプロセスのアドレススペース
に存在するデ−夕機造であるセマフオア９０３〜９０４
を用いて達成される。セマフオァは、事象の発生を信号
し、メッセージのキューを取扱うのに用いられる。こ）
に云う事象は、他のプロセスにとって価値のあり得る１
プロセスにより観察される全てのものである。この事象
は、非対称的動作の完了、又は資源の利用可能性である
。１プロセスは、１事象の発生を信号する為に２つのセ
マフオア操作を用いる。

１操作はセマフオアに対して信号を送り、他の１操作は
セマフオアから信号をピックアップする。

（この送り操作は屡々Ｖ操作と呼ばれ、受取り操作はＰ
操作と呼ばれる）この送り操作は、プロセスにデータ則
ちデータが利用可能である旨の信号を送らせる。

セマフオァは、別のプロセスがこれをピックアップする
用意が出釆る迄、この信号を記憶する。この様に、送り
プロセスは、そのデータを送った為自由に進行する。

受取り操作は、特定のセマフオアを検査して信号をピッ
クアップする。もし信号が存在する場合は、受取りプロ
セスは実行を続ける。然しながら、もしセマフオアに信
号がなければ、受取りプロセスは待機状態に入る。次に
、セマフオァは、待機キューのヘッドに対するポインタ
として作用する。

このプロセスは、別のプロセスが前記のセマフオアに対
し信号を送る迄、そのセマフオァにおいてキューされた
待機状態に止まる。

この様に、セマフオアは、プロセスが信号をピックアッ
プする迄これを保持し、あるいは信号がプロセスに送ら
れる迄プロセスを保持する。又、メッセージはプロセス
からプロセスに送る事が出来る。

１メッセージは、信号プラス別の情報と同じ存在、非存
在性を有する。

情報の一部はハードウェアにより提供され、他の一部は
メッセージを送ったプロセスの手続きにより提供される
。１メッセージは、送るべきプロセスのプロセスネーム
を有する。

この様に、多くのプロセスは、送る側のネームをスタン
プした単一セマフオアを介して情報を送る事が出釆る。
メッセージセマフオアは、プロセスによりピックアップ
される為に待機しているメッセージのキューを有する。

信号セマフオアの場合の如く、メモリースペースに対す
る要件は増減し、この為メモリー管理の問題が生じる。

この問題は再び自由メッセージリンクのキューを用いて
解決される。これ等のりンクは、メッセージリンクの提
供吸収が必要な時、容易に見出され得るセグメント内の
既知の位置に存在する。

セマフオアおよびこれに形成されるキューは異なるプロ
セスにより共用される為、セマフオアの全構造が保護さ
れる。

これは、セマフオアを含むどのセグメントに対してもア
クセスを制限するハードウエアおよびソフトウェアの慣
例により行われる。この様に、セグメントは、セマフオ
アデイスクリプタのセグメントになければならす、その
中のいくつかはＧセグメントであり得る（もしシステム
連絡が必要ならば）。然しながら、全てのＧセグメント
（ＧＯを除く）はセマフオアデイスクリプターセグメン
トである。各セマフオアディスクリプタはセマフオアに
対するポインタを含んでいる。

セマフオアの各アドレスはセマフオアディスクリプタを
介して生成され、こうしてセマフオアに対する保護が増
強される。セマフオアセグメントは、セグメント番号お
よびセグメント内の相対的ロケーションを局部的に用い
るか、又直接Ｇ．Ｄ数を用いてアドレス指定出来る。Ｅ
プロセス制御ブロック構造 第４図においてはプロセス制御ブロック （ＰＣＢ）のフォーマットが示されている。

このプロセス制御ブロック４００は、ＣＰＵの状態を保
管するのにプロセスに対し利用可能にされた主メモリー
における記憶領域である。

ＰＣＢのアドレス指定は、第５図に関して既に述べた如
くに実施される。ＰＣＢポインタ５０７（第５図）は、
第４図のメモリーロケーション０１こおけるプロセス制
御ブロックＰＣＢを指示する。下方向のメモリーロケー
ションへの進行は４バイト宛であるが、メモリーロケー
ション０から上方向への進行は８バイト宛増進する事が
判ろう。下方のメモリーロケーションは０から正である
と考えられるが、０から上方のロケーションは負の方向
と考えられる。上方のロケーションは、選択に基き、プ
ロセス制御ブロックには含まれても含まれなくても良く
、又ロケーション１４８乃至１７６も選択出来る。（メ
モリーロケ−ションの下の数字は、プロセス制御ブロッ
クＰＣＢの参照ロケーションからのバイト上の変位を指
定し、添付図面における各部の識別に一般的に用いられ
る参照番号と混同すべきではない）０から１６を含まな
い各バイトで始まり、各プロセス主ワードＰＭＷを長さ
４バイトとして４つのプロセス主ワードＰＭＷＯ乃至Ｐ
ＭＷ３が記憶されている。プロセス主ワード０は、バイ
ト０乃至３を占め、能力バイト、優先順位バイト、状態
バイト、およびデコール拡張バイトＤＥＸＴの４部分か
らなる。第１０ａ乃至１０ｄ図において、プロセス主ワ
ードＰＭＷＯの詳細が示され、能力バイト１００１の更
に詳細については第１０ｂ図に示される。第１０ｂ図に
おいて、最初のビット１００５は、時間アカウト機能が
そのプロセスに対して実施されているかどうかを表示す
る為のアカウントモードビットである。アカゥントモー
ドビット１００５が２進数０にセットされる時、プロセ
スに対して時間アカウント機能は実施されず、アカゥン
トモード１００５が２進数１にセットされる時、時間ア
カゥントは実施される。科学計算用モードビット１００
６は、零にセットされる時、機械の科学計算用レジスタ
の保管が実施されず、又第４図のバイト１４８乃至１７
６に位置される科学計算用レジスタはプロセス制御フロ
ツクＰＣＢに存在しない事を示す。

科学計算用モードビット１００６が２進数１にセットさ
れる時、科学計算用の選択的特徴が存在し、プロセスに
おいて使用され、科学計算用レジスタの保管領域は、必
要時に科学計算用レジスタの内容を保管する為に使用さ
れる。コ−ドモードビツト１００７は、標準コードセッ
ト又は比較コードセットがプロセスにより使用されるか
どうかを表示し、その位置における２進数０に標準セッ
トが使用される事を表示させる一方、第３のビット位置
１００７における２進数１は比較コードセットが使用さ
れている事を表示する。能力バイトの各ビットは残りは
零にセットされる。優先順位バイト１００２の詳細は第
１０ｃ図に示される。

第１０ｃ図においては、優先順位バイト１００２の最初
の４つのバイト１００８を使用してその与えられたプロ
セス制御ブロックＰＣＢと関連するプロセスの優先レベ
ルをセットする。各プロセスは、競合する各プロセスの
順序統一の為に使用される１６の優先順位の１つが割当
てられる。即ち【ａ作動可能プロセス間に実行されるべ
きプロセスの選択と、【ｂープロセスのキュー内への定
置とである。健先順位は０から１５に向けて低減し、あ
る優先順位のレベルに対しては、ＦＩＦ○（先入れ先出
し）方式が使用される。優先順位バイト１００２の次の
４ビット１・００９は零である。第１０ｄ図においては
、状態バイト１００３の詳細が示される。

状態バイトは、プロセス制御ブロックＰＣＢ４００と関
連するプロセスに関する情報を提供する為使用される。
能動フィールドビットＡＩＤＩＯは、プロセスが使用さ
れている時、２進数１にセットされる。サブステートフ
イールドＳＳＩ Ｏ１ ２は、２ビットのフィールドで
、プロセスの下記のサブステートを規定する。即ち、ｔ
ａ｝２進数００にセットされる時、プロセスは不作用で
あり、‘ｂ｝２進数０１にセットされる時、プロセスが
作動可能プロセスのキュー（Ｑ／ＰＲ／ＲＤＹ）に待機
し、‘ｃー２進数１０にセットされる時、プロセスはセ
マフオアのキュー（Ｑ／ＰＲ／Ｓ）におけるセマフオァ
で待機し、｛ｄ｝２進数１１にセットされる時、プロセ
スはプロセサにより実行される。中間演算フィールド（
ＭＯＩ）１０１３は、割込みが生じる時２進数１にセッ
トされ、命令の実行の間則ちプロセスの完了以前に対応
される。拡張デコールモードビットＥＸＴＤＩ ０ １
４は、プロセスが機械のエミュレーションモードであ
る拡張デコールモードで操作される時、２進数１にセッ
トされる。ビット１０１５と１０１６は０にセットされ
る。プロセス主ワードＰＭＷＯの４番目のバイトは、デ
コール拡張数を含み、システムがエミュレーションモー
ドにある時使用される。

プロセス主ワードＰＭＷＩは、プロセス制御ブロックＰ
ＣＢのバイト４〜７に記憶される。

ＰＭＷＩの詳細は第１ ０ｅ図に示される。状態バイト
１０１６は、ＰＭＷＩの最初のバイトであり、状態レジ
スターカウンタを記憶する。マルチプロセサーバィトＭ
ＰＩＯ１８は、マルチプロセサ構成においては重要で、
さもなければこのフィールドは零である。

２番目と４番目のプロセス主ワード１ は、それぞれＭＢＺフィールド１ ０ １ ７および１
０１９で、これ等は通常の動作に対して零でなければな
らない。

プロセス主ワードＰＭＷ２は、プロセス制御ブロックの
バイト８乃至１１を占め、更に詳細には第１０ｆ図に示
される。

第１０ｆ図において、ビット４乃至３１のフィールドは
、プロセスが待機又は停止状態のいずれかにある時ＰＣ
Ｂがリンクされるセマフオアの局部ネームＳＥＧ、ＳＲ
ＡＩ０２１を含んでいる。

例外クラスおよびタイプフィールド１０２３は、プロセ
スを実行の後の停止状態に入らせる割込み状の例外のク
ラスおよびタイプを含んでいる。ビット４乃至１５のフ
ィールドは、プロセスが前述の状態とは別の一状態にあ
る時、無意味である１０２２。プロセス主ワードＰＭＷ
３はＰＣＢ４０川こおいてバイト１２乃至１５を占有し
、デコール拡張表を指示する。

第１０ｇ図においてＰＭＷ３の詳細に関してＤＥＴＺフ
ィールド１０２４は表におけるエントリー数を規定し、
もしこのフィールドが零である場合デコ−ル例外はこの
プロセスに対して許容される。

ＤＥＴＡフィールド１０２５は、１６ゞィトの単位にお
けるデコール拡張表の絶対アドレスであり、ＤＥＴＳＺ
が零でなければ有意義である。

デコール拡張表はＤＥＴＳＺェントリからなっている。
各ェントリは１バイトのサイズである。表のＤＥＸＴ番
目は、デコール拡張モードＤＥＸＴにおいて動作するプ
ロセスの能力を規定する。ＤＥＸＴ番目のバイトが０で
ある時、デコール拡張数ＤＥＸＴは許容されないが、Ｄ
ＥＸＴ番目のバイトが１である場合は、デコール拡張数
ＤＥＸＴは許容される。０および１以外のＤＥＸＴ数値
は違法である（第１０ａ図、ＤＥＸＴ数１００４参照）
。ＰＣＢ４００のバイト１６乃至２３は、それぞれ２つ
のアドレススペースワードＡＳＷＯおよびＡＳＷＩを含
み、各ＡＳＷはセグメント表ワードの配列に対するポィ
ンタを含む。

ＡＳＷＯとＡＳＷＩはそれぞれ第１０ｈ図に示す同じフ
オーマットを有する。

セグメント表ワードの配列のサイズは、１つの配列にお
けるセグメント表ワードの数により規定され、多くの場
合ＡＳＷＯに対しては６、ＡＳＷＩに対しては８からな
る。ＳＴＷＳＺフィールド１０２６は、セグメント表ワ
ードの配列のサイズを示す。セグメント表ワードの配列
フィールドＳＴＷＡＩ ０２７は、１６バイトの単位の
配列の絶対アドレスＳＴＷＡを含む、即ち配列の絶対ア
ドレスは１磯バイトのＳＴＷＡである。ＰＣＢのバイト
２４乃至２７は、第１０ｉ図に更に詳細に示される例外
ワードＥＸＷを含んでいる。

この例外ワードは、プロセス主ワードＰＭＷ２に記憶さ
れる如きそのクラスに従ってプロセス除外に続いて行わ
れるべき動作を規定する例外クラス表に対するポィンタ
（ＳＥＧ、ＳＲＡ）１０２９を含んでいる。（第１０ｆ
図参照）例外ワードＥＸＷのＭ皮フィールド１０２８は
０でなければならない。ＰＣＢのバイト２８乃至３１に
位置されるスタックワードＳＫＷは、プロセスが実行中
でない時プロセスのスタックのＴレジスタの先頭部の数
値を含み、その詳細は第１０ｉ図に示される。

第１０ｉ図に戻って、ビット０および１はＴＡＧフィー
ルド１ ０３０を規定する。このＴＡＧは、その内容に
よりディスクリプタのタイプを表示し、ＳＫＷこ対して
は零でなければならない。ＳＫＷワードのビット２およ
び３は、保護目的のスタツクのセグメント化されたアド
レスと関連するりング番号を含むリングフィールド１０
３１を含み、この場合零でなければならない。ビット４
乃至３１は、セグメント番号ＳＥＧおよびセグメント相
対アドレスＳＲＡＩ０３２を含み、セグメント表内に記
述されたセグメントと、セグメント内のセグメント相対
アドレスとを識別する１フィールドである。スタックワ
−ドＳＫＷは、プロセスが実行状態でなくなる毎に更新
される。これは、プロセスが実行状態になる毎にＴレジ
スタ内容を復元する為に使用される。この場合、ＴＡＧ
Ｉ０３０とＲＩＮＧＩ０３１は零である事をテストされ
、さもなければ違法ＰＣＢ例外動作が生じる。

ＰＣＢ４００のバイト３２乃至３５は、時にＩＣＣと呼
ばれる命令カウンター内容ワードＩＣＷを含んでいる。
第１０ｋ図においてＴＡＧフィールド１０３３が２進数
００を含まねばならない（即ち、零以外の数値は命令カ
ウンタにおいて違法）命令カウンタワードＩＣＷの詳細
が示される。

ビット２および３を占める現行のＲＩＮＧフィールド１
０３４は、主記憶装置に対するアクセス権の決定に使用
されるプロセスの現行リング番号を規定する。ビット４
乃至３１は、実行すべき次の命令のアドレスを規定する
セグメント番号とセグメント相対アドレス（ＳＥＧ、Ｓ
ＰＲ）を規定する。バイト３６乃至３９におけるＭ欧フ
ィ‐ ルドは零でなければならない。

（Ｍ旧Ｚフィールド‘ま常に零でなければならないフィ
ールドを示す事に注意）このＭ欧ワードは、ＰＣＢがネ
ームＪ．Ｐからアクセスされる毎にテストされる。もし
これが零でなければ、違法のＰＣＢ例外動作が生じる。

スタツクベースワードＳＢＷＯ〜２は、プロセス制御ブ
。

ック４００‘こおけるバイト４０〜５１を占める。これ
等のワードは同じフオーマットを有し、その詳細は第１
０１図に示される。これ等はスタック動作の間使用され
、そのＴＡＧフィールド１ ０ ３ ６およびＲ州Ｇフ
ィールド１０３７を使用する時は常に零でなければなら
ず、さもなければ違法のＰＣＢ例外動作が生じる。ビッ
ト４乃至３１は、それぞれリング０，１および２に対す
るスタツクセグメントの最初のバイトのセグメント化さ
れたアドレス（ＳＥＧ、ＳＲＡ）１０３８を含む。プロ
セス制御ブロック４００のバイト５２乃至８３は、ベー
スレジスタ保管城（８ワード）用にリザーブされたスペ
ースである。

バイト８４乃至１４７は、全ての汎用レジスタ（１６ワ
ード）の数値を保管する為に用いられる保管城である。
バイト１４８乃至１７９は、科学計算用レジスタ（８ワ
ード）を保管する為に用いられる保管城である。５つの
２倍ワードが、ＰＭＷＯワードのアカウントモードビツ
トがセットされる時、時間アカウント用にＰＣＢ零アド
レスの上方のＰＣＢ４０川こ与えられる。

これ等ワードは、ＰＣＢアドレスマイナス８からＰＣＢ
アドレスマイナス４川こ位置されているご各ワードは、
ビット５２〜６３を零で充填されたその最初の５２ビッ
トでマイクロ秒単位で表示される時間又は時間間隔を含
む。残り時間切れ２倍ワードＲＴ０（ＰＣＢの０より大
きな最初の８バイト）は、時間切れ例外動作が生じる前
に、プロセスの代りにプロセサにより実際に消費される
時間量を有する。

このＲＴＯワード‘ま、以下の如く更新される。即ち、
プロセスが実行状態にある毎にプロセスタイマーの数値
はＲＴＯワード‘こ記憶される。プ。セスが実行状態に
入る毎に、プロセスタイマーの数値はＲＴＯかりロード
′される。バイト７乃至１５における実行時間アカウン
トＲＵＡ２倍ワードは、プロセスが実行状態にあったプ
ロセサの全時間量を指定するタイムカウンタである。

アカウントされる時間は、プロセスのみにでなくプロセ
サにより実際に消費される時間である。

ＲＵＡワードは以下の如く更新される。即ち、プロセス
が実行状態である毎に、プロセスタイマーＰＴの数値が
読まれる。ＲＴＯとＰＴの内容の相違は、ＲＵＡに加え
られる。（従って、ＰＴ数値はＲＴＯに記憶される）プ
ロセスが停止される時間は計算されない事を留意された
い。ＲＴＯおよびＲＵＡワードは、アカウントモードビ
ットが０にセットされる場合でも更新される。

然しながら、ＣＥＴ、ＲＴＡおよびＷＴＡワード（以下
に記述）は、プロセス主ワードＰＭＷＯにおけるアカウ
ントモードビツトが１にセットされて始めて、プロセス
制御ブロックに支えられる。これ等のワードはこの様な
場合にのみ更新される。バイト１７乃至２３における待
機時間アカウントＷＴＡワードはリアルタイムカウンタ
で、これはプロセスが待機状態にあった全実時間を指示
する。

このＷＴＡワードは、以下の如く更新される。即ち、プ
ロセスが待機状態にある毎に、ディクロック（図示せず
）の時間数値ＴＯＤが読出され、ＴＯＤ数値マイナスＣ
ＥＴワード数値がＷＴＡワードに加えられる。バイト２
４乃至３１に位置する作動可能時間アカウントＲＴＡワ
ードは２倍ワードで、プロセスが作動可能状態にあった
全ての実時間を指示するりアルタイムカウンタである。

このＲＴＡは以下の如く更新される。即ち、プロセスが
作動可能状態にある毎に、ディクロックの時間数値ＴＯ
Ｄが読出されて、ＴＯＤ内容マイナスＣＥＴ内容がＲＴ
Ａに加えられる。バイト３２乃至３９における現在のエ
ントリータイムＣＥＴ２倍ワードは、プロセスが作動可
能、待機、実行、および停止の各状態のいずれかをとる
デイタイムを含んでいる。

システムベース構造 第６図において、システムベース６００のフオーマツト
が示される。

このシステムベースは、絶対主メモリー内にあって、フ
ァームウェアにより生成され、議出し専用の境界アドレ
スレジスタ（ＢＡＲ）を介してアクセス可能である。こ
の境界アドレスレジスタＢＡＲは、ハードウェアの為リ
ザーブされた主メモリー内の１領域下方にあり、ハード
ウェア用にリザーブされたメモリー内のこの領域とシス
テムベース６００を分離する。

次に第６図において、システムベース６００は、現行プ
ロセスの為のジョブステップ番号とプロセスグループ番
号（Ｊ．Ｐ）を含む多くのシステム属性を含んでいる。
プロセスＪ．Ｐの論理的ネームから、対応するプロセス
制御ブロックの絶対アドレスが得られる。Ｊ表のサイズ
とアドレスは、Ｊ表ワードの内容により規定される。こ
のワードは、ＢＡＲレジスタにより規定されるアドレス
に位置される。ＪＴＷのフオーマツトは第１１ａ図に示
される。

第１２図のサイズ（ＪＴＳＺ）１１０１又はＪ表１２０
４は、２５５ェントリ迄のＪ表１２０４のェントリ数を
規定する。このＪＴＳＺＩＩＯＩは８ビットの正整数で
、Ｊ表からの例外動作は、ＪがＪＴＳＺより大きい場合
に生じる。Ｊ表１２０４の絶対アドレスは、Ｊ表ポィン
タ１１０２を１６で乗じて得られる。Ｊ表１２０４はＪ
表ェントリを含み、その詳細は第１１ｂ図に示される。
各Ｊ表ェントリは、Ｐ表ポインター１０４を１６で乗じ
て得られるＰ表１２０５の絶対アドレスを規定する。

Ｐ表のサイズ（ＰＴＳＺ）１ １０３はＰ表のェントリ
数を規定する。このＰＴＳＺは、Ｐ表のェントリ数を表
示する為主として０から２５５迄変化する８ビットの正
の整数である。Ｐ表からの例外動作は、ＰがＰＴＳＺよ
り大きい場合に生じる。Ｐ表１２０５の各ェントリは、
プロセス制御ブロックポィンタ１１０７を１１で乗じる
事により、プロセス制御ブロック（ＰＣＢ）１２０６の
絶対アドレスを規定する。存在ィンジケー夕ＰＩＩ０５
は、２進数０にセットされる時ＰＣＢ１２０６の不在を
示し、２進数１にセットされる時ＰＣＢの存在を示す。
（存在ィンジケータＰＩＩ０５が０である時、空のＰ表
ェントリ例外動作が生じる）Ｐ表ィンジケータのビット
１乃至７（第１ １ ｃ図）は０でなければならず（Ｍ
旧Ｚ）１１０６、さもなければ違法のＰ表ヱントリ例外
動作が生じる。

システムベース６ ０ ０のアドレスＢＡＲフ。

ラス４においては、詳細が第１１ｄ図に示されるＧ表ワ
ード（ＧＴＷ）のフオーマツトバィトがある。第１２図
のＧセグメント表のサイズおよびアドレスは、Ｇ表ワー
ド（ＧＴＷ）の内容により規定される。

Ｇ表１２１ ２のサイズ（ＧＴＳＺ）１ １ ０８は、
主に２５５迄のェントリであり得るＧ表中のェントリ数
を規定する。ＧＴＳＺは８ビットの正整数で、Ｇ数がＧ
ＴＳＺより大きい場合に、Ｇ表からの例外動作が生じる
。Ｇ表１２１２の絶対アドレスは、Ｇ表ポィンタを１６
で乗ずる事により得られる。Ｇセグメント表ェントリの
フオーマツトは、２ワードのサイズ（８ワード）を有し
、Ｇセグメントディスクリブタと呼ばれる。

Ｇ表セグメントのフオーマットは、第１１ｅおよび１１
ｆ図に詳細に示される。

全てのＧセグメントディスクリブタは、直接で、従って
間接ビット１１１１１は０でなければならず、さもなけ
れば違法のセグメントディスクリプタ例外動作が生じる
。存在インジケータＰＩＩＩＯは１ビットのフイ−ルド
で、これは２進数１にセットされる時、そのディスクリ
プタが対応するセグメント番号に対する主記憶装置にお
いて１セグメントが規定される事を示し、又もしこれが
０に取払われる場合は、セグメントは規定されず、この
セグメントディスクリプタに対する照合が生じないセグ
メント例外動作を惹起させる。

利用可能ビットＡＩＩ１２は１ビットフィールドで、セ
グメントが利用可能かどうかを示し、もしこのセグメン
トが規定される（即ちＰは２進数に等しい）かをチェッ
クされるのみであり、さもなければ無視される。

使用されたフラッグフィールドＵＩＩ１３は、セグメン
トがアクセスされたかどうかを表示する。

もしＵビットが２進数にセットされる場合、このセグメ
ントはアクセスされず、もしＵフィールドが２進数１に
セットされれば、セグメントはアクセスされた事になる
。

書込みフラッグフィールドＷＩＩ１４は、セグメントが
書込まれたかを表示する。

もしＷが２進数０にセットされると、このセグメントは
書込まれず、Ｗが２進数１にセットされると、セグメン
トは書込まれた事になる。Ｇセグメントディスクリプタ
のゲート作用インジケータＯＳＩＩ １５は２進数０１
にセットされねばならず、さもなければ違法のセグメン
トディスクリプタ例外動作が生じる。この理由は、Ｇセ
グメントは常にセマフオアを含み（その逆は真でない。
即ち、全てのセマフオアはＧセグメントにある事を必要
とされない）、又セマフオアの各命令はＧＳコードが２
進数０１である事を必要とする為である。セグメント１
２１４のベースの絶対アドレスは、２４ビットのベース
フイールド１ １ １６により第１１ｅ図のＧセグメン
トディスクリプタにおいて規定され、このフィールドの
内容は、１針音する事により絶対アドレスを得る。第１
１ｆ図のＧセグメントディスクリプタの２番目のワード
は、Ｇ表１２１２におけるビット位置３２乃至６３を占
める。ＲＳＵフィールド１１１７のビット３２乃至３９
は、ソフトウェア用にリザーブされ、又この場合におけ
る如くＧセグメントディスクリプタとして使用される時
一般に無視される。Ｍ弦フィールド１１１８は０でなけ
ればならず、さもなければ違法のセグメント例外動作が
生じる。

Ｍ旧Ｚフイールド１ １１８がビット４ ０乃至５１を
占めるから、４・さなセグメントＳはＥの為のフィール
ドであるＳＰＥフィールド１１１９をセットし、従って
全てのＧセグメントは小さなセグメントタイプでなけれ
ばならない。このセグメントＳＩＺＥＩ Ｉ Ｉ９は、
セグメントにおけるバイト数を規定する１２ビットの正
の整数であり、セグメントサイズは１６の倍数と考えら
れる。従ってＧセグメント１２１４のセグメントサイヌ
は、？６バイトを越える事が出来ない（小さなセグメン
ト）。ＤがＳＺＥＩＩＩ９より大きいか又はこれと等し
い場合にＧセグメント内の変位Ｄが参照されるならば、
セグメントからの例外動作が生じる。Ｇセグメントおよ
びそのセグメント内の変位Ｄを用いる主メモリ−のアク
セス方法は、Ｇ．Ｄアクセス法と呼ばれる。Ｇ．Ｄメモ
リー動作の間生じ得る各種の例外動作は、Ｇ．Ｄアクセ
ス例外動作と呼ばれる。

再び第６図のシステムベース６００において、ＢＡＲプ
ラス８とＢＡＲプラス４４間に位置する９つのシステム
例外セルワードがある。

このシステム例外セルワードＥＸＣのフオーマットは第
１１ｇ図に示される。セマフオアが、システム例外動作
が生じる時、メッセージを専用化された各プロセスに対
し伝達する為に使用される為、これ等のセマフオアに対
するポィンタは、システム例外セルと呼ばれる各ロケー
ションがメモリーの９ロケーションにーシステム例外の
クラス毎に１つ見出される。このＭＢＺフィールド１１
２０は、２進数０にセットされねばならず、さもなけれ
ばシステムチェックが生じる。

各例外セル（ＥＸＣ）は、それぞれシステムネームＧ．
ＤＩ１２１および１１２２を含む。システムベース６０
０のＢＡＲプラス４４に位置されるチャンネル例外セル
は、既に述べたシステム例外セルと似たフオーマットを
有し、チャンネル例外動作が生じる時、メッセージを専
用化されたプロセスに伝達する為に使用されるセマフオ
アのシステムネームＧＤを含んでいる。

内部のプロセサキューワードｍＱＷはＢＡＲプラス４８
から始まる位置にあり、そのフオーマットの詳細は第１
１ｈ図に示される。

このＩＰＱＷワードは、第９図に参照番号９０５および
８０５で示されるプロセス作動可能キュー（Ｑ／ＰＲ／
ＲＤＹ）の先頭部を指示する。このプロセス作動可能キ
ューは、作動可能状態にある全てのプロセスをリンクす
る。これは、作動可能のプロセスキューの先頭部を指示
する事により、ＩＰＱＷワードのＱ／ＰＲ／ＲＤＹフィ
ールド１ １２４（第１ １ｈ図）のＨＥＡＤにより照
合される。Ｑ／ＰＲ／ＲＤＹ−フイールド１ １ ２
４のＨＥＡＤは１６ビットの正の整数で、ＧＯセグメン
トと呼ばれるＧセグメント番号０のベースからＱ／ＰＲ
／ＲＤＹの最初のバイト迄の変位である。

もしＱ／ＰＲ／ＲＤＹビットフィールドが０であれば、
作動可能キューは空であると見倣される。ＭＢＺフィー
ルド１ １ ２３は０でなければならず、さもなければ
システムチェックが生じる。システムベース６００のＢ
ＡＲプラス５２においては、最初と現在のリトライカウ
ントに対する記憶が示され、そのフオーマットは第１１
ｉ図に詳細に示される。

このＮＦＳフィールド１１２５は、非機能的記憶で、シ
ステムベースにより使用されない。最初のリトラィカウ
ントフィールド１１２６と現在のリトラィカゥントフィ
−ルド１１２７は、機械ヱラーが生じて機械の故障例外
条件が生じる前に、自動的な命令リトラィが実施される
回数の制御に使用される。これ等は、リセットリトラィ
カウント（図示せず）により同じ数でロードされる。第
１１ｉ図に示される実行プロセスワード（ＲＰＷ）は、
システムベース６００のＢＡＲプラス５６に記憶され、
モノプロセサ構造の場合にその優先順位で実行プロセス
のネームを記憶する為に使用される。

ＮＦＳフィールド１１２８と１１３１は、それぞれ非機
能記憶フィールドで、どんな設備によってもどんな目的
にも使用されるが一般にはシステムベースによっては使
用されない。実行プロセスの優先順位レベルは、ＰＲＩ
フィールド１１２９に記憶される。非同期トラップビツ
トはＡＢフィールド１１３０に記憶されるが、非同期ト
ラツプリングはＡＲＮフイールド１ １ ３ ２に記憶
される。モノプロセサ構造の場合、実行中のプロセスの
論理的ネームＪ．Ｐは、Ｊ．Ｐフィールド１ １３３に
記憶される。第１１ｋ図に示される絶対化表ポィンタワ
ードは、システムベース６００における ＢＡＲプラス６０に位置され、ＩＳＬプログラム内の全
ての絶対アドレスに対してＢＡＲ内容を加える事により
、最初のシステムロード（ＩＳＬ）プログラムにおいて
絶対アドレスを初期設定する様に最初のシステムロード
‘こおいて使用される。

この絶対化表ポィンタ１１３５は、絶対化表（図示せず
）のロケーションを規定する。絶対化表サイズは、ＡＴ
ＳＺフィールド１１３４により示される。第１１図に示
されるＣＰＵ連続番号ワードは、ＢＡＲプラス６４に位
置される４バイトワードで、ＣＰＵ連続番号フィールド
１１３６においてＣＰＵの連続番号を含む。

第１１ｍ図に示す主記憶上限ワードは、 ＢＡＲプラス６４に位置され、主記憶に対し最後の利用
可能ワードの絶対アドレスを与えて、主記憶上限１１３
９を表示する。

ＢＡＲプラス７２においては、最初のシステムロードＩ
ＳＬ装置チャンネル番号（ＣＮ）１１４０と、ハードウ
ェア装置チャンネル番号（ＣＮ）１１４１を与える為の
ワードが第１１ｎ図に示される如く位置されている。

コンピュータシステムに使用される装置のタイプおよび
サブタイプは、それぞれフイールド１１４３と１１４４
のハードウェア装置のタイプワード（第１１ｏ図）によ
り示されており、この場合、ＲＳＵフィールド１１４２
はソフトウエア用にリザーブされている。

このワードは、ＢＡＲプラス７６におけるシステムベー
スにおいて見出される。第１１ｐ図に示される同じタイ
プのフオ−マットを有する類似のワードは、最初のシス
テムロードに用いられた装置のタイプとサブタィプを含
んでいる。このワードはＢＡＲフ。ラス８ ０に位置さ
れている。コンピュータの再起勤ボタンが押される と、シュミレートされたＶ動作がセマフオアについて実
施され、「動作可能」状態に入る。

このセマフオアに対するポィンタは、システムベース６
００のＢＡＲブラス８４に見出され、再起動セルワード
と呼ばれ、第１１ｑ図に示すフオーマツトを有する。こ
のフオーマットは、下記のシステム例外セルと似ており
、それぞれＧフィールド１１４９とＤフイールド１１５
０におけるセマフオアのシステムネームＧ．Ｄを含んで
いる。Ｍ欧フィールド１１４８は０でなければならない
。コンピューターシステムに対して１つ以上のプロセス
がある場合、ワードは多重プロセス拡張の為、ＢＡＲプ
ラス８８にあるシステムベース６００に与えられる。

このワードの詳細は第１１ｒ図に示される。システムベ
ースおよびプロセス制御ブロック使用の例第１２図にお
いて、システムベースが、どのようにしてユーザーセグ
メント、システムセグメント、又は作動可能プロセスキ
ュー（Ｑ／ＰＲ／ＲＤＹ）セグメントのアドレス指定、
アクセスの為に、プロセス制御ブロックと組合わせて使
用出来るかを示す１例が示されている。

主メモリ−１２００は、ハードウェアの使用にリザーブ
された部分１２０３を有する。境界アドレスレジスタＢ
ＡＲ１２０２は、システムベース１２１５をハードウエ
ア用にリザーブされたメモリーの部分から分離する。境
界アドレスレジスタＢＡＲ１２０２は、システムベース
において所要の項目の４バイト単位の変位に対して境界
ァドレスレジスタの内容を加える事によりシステムベー
ス１２１５内で項目をアドレス指定する様用いられる。
次いでこのアドレスは、所要のシステムベースにおける
項目の最初のバイトを指示する。第１２図において、Ｂ
ＡＲ１２０２はＪ表ワード（ＪＴＷ）を指示している。
既述の如く、このＪ表ワードは、Ｊ表１２０４を指示す
るポィンタを有する。第５図に示した番号をインデック
スする事により、Ｊ表のェントリ１２１６が得られる。
このＪ表ェントリにおいては、Ｐ表１２０５の絶対アド
レスを指示するＰ表ポィンタがある。Ｐ表１２０５内の
Ｐ番号（第５図参照）をインデックスする事により、プ
ロセス制御ブロック１２０６の絶対アドレスが得られる
。プロセス制御ブロックＰＣＢ１２０６に既に示した如
く、２つのアドレススペースワードＡＳＷＯとＡＳＷＩ
がある。ベースレジスタ１２０１におけるセグメント表
番号フィールドＳＴＮの高位ビットはこれ等２つのアド
レススペースワードの１つをアクセスする様に用いられ
、こ場合、ＡＳＷＩは、セグメント表ワード配列ＳＴＷ
Ａ１２０８を指示するセグメント表ワード配列ＳＴＷＡ
ポィンタを有する。

ベースレジスタ１２０１のセグメント表番号ＳＴＮと共
に、８セグメント表ワードの１つはＳＴＷＡ１２０８内
にアクセスされ、８セグメント表１２１０の１つを指示
する。次に、ベースレジスタ１２０１からのセグメント
表ェントリＳＴＥは、セグメントディスクリプタが位置
指定されるセグメント表１２１０において２５６ェント
リの１つを行う様に用いられる。

このセグメントディスクリプタは次いでユーザーセグメ
ント１２１１をアクセスする為に用いられる。セマフオ
アを記憶するのに用いられるシステムセグメント１２１
４のアクセスの為、Ｇ表ワードＧＴＷがシステムベース
１２１５において用いられる。

このＧ表ワードのアドレスは、システムベースのＧ表ワ
ードの変位を境界アドレスレジスタＢＡＲ１２０２（第
６図参照）に対し加える事により得られる。，Ｇ表ワー
ドＧＴＷは、Ｇ表１２１２を指示するＧ表ポィンタを含
んでいる。システムに利用可能なＧ番号を使用し、Ｇ表
内でインデックスする事により、Ｇセグメントディスク
リプタがシステムセグメント１２１４をアドレス指定す
る為に用いられる。同様に、システムベース１２１５は
、Ｑ／ＰＲ／ＲＤＹセグメント１２１３を指示する内部
のプロセサーキューワードｍＱＷを位置指定する事によ
り、作動可能プロセスキュー（Ｑ／ＰＲ／ＲＤＹ）１２
１３をアクセスする為に用いられる。

Ｇ 制御装置 第１３ａ〜１３ｃ図において、制御装置の詳細が示され
る。

中央処理装置（ＣＰＵ）から分離して示されているが、
制御装置は、実際はＣＰＵの一部であり、制御記憶装置
ＣＳＵ１３０１と、制御記憶装置インターフェ−スアダ
プタＣＩＡ１３０２とその付属サブ装置と、制御記憶装
置ローダＣＳＬ１３０３と、制御兼ロード装置ＣＬＵ１
３０４とからなる。制御記憶装置ＣＳＵ１３０１は、制
御兼ロード装置ＣＬＵ１３０４と制御記憶装置インター
フェースアダプタＣＩＡ１３０２を介して、制御記憶装
置ローダＣＳＬ１３０３からマイクロ命令を受信する。

通常の動作条件下では、マイクロプログラムは、システ
ムの初期設定の間外部のソースからロードされ、機械の
恒久的な制御機能となる。然しながら、制御記憶装置Ｃ
ＳＵ１３０１は、多くの中央処理装置ＣＰＵ１３０６動
作モードを与える様に再ロードされ初期設定される能力
がある。ＣＰＵの動作の後続のモードは、ＣＳＵ１３０
１の制御下で利用可能であり、これ等は、‘ａーネーテ
イブモード、（ｂ）エミュレーションモード、｛ｃー同
時ネーティブエミュレーションモード、および‘ｄ｝診
断モードである。この能力は、ＣＳＵに存在するマイク
ロ命令が、エミュレーション装置１３１６、算術論理演
算装置ＡＬＵ１３１７、命令フェツチ装置ＩＦＵ１３１
８、アドレス制御装置ＡＣＵ１３１９、およびデータ管
理装置ＤＭＵ１３２１の如き他の全てのＣＰＵの機能装
置の動作を制御するのに用いられるマイクロ演算ソース
である為に可能である。又、中央処理装置ＣＰＵ１３０
６内に示されているのは、前述の汎用しジスタ１３０７
と、ベースレジスタ１３０８と、科学計算用レジスタ１
３０９と、Ｔレジスタ１３１０と、状態レジスタ１３１
１と、命令カウンタＩＣ１３１２と、ハードウェア制御
マスクレジスタ１３１３である。一般には、制御記憶装
置ＣＳＵ１３０１ は、議出し／書込みランダムアクセス記憶装置（ＲＡＭ
）と混成された舵／ゞィポーラ型集積回路のプログラミ
ング可能な論出し専用メモリー（ＲＯＭ）である。

典型的な１５０ナノ秒の議出しサイクルと４５０ナノ秒
の書込みサイクルを有する。制御記憶装置の各ロケーシ
ョンは、１つの８４ビットマイクロ命令ワード（以下に
更に詳細に記述する）を記憶し、各マイクロ命令ワード
は１つのＣＰＵサイクルを制御する。制御記憶装置ＣＳ
Ｕ１３０１の制御記憶装置の各ロケーションが読出され
ると、その内容はマイクロ演算デコーダによりデコード
され、前記デコーダは、その各々がＣＰＵ内で特殊な演
算を惹起する（以下に詳細に記述）マイクロ演算制御信
号を与える。各マイクロ命令ワード内でロケーションを
グループ化する事により（以下に詳細に記述）、特殊な
ＣＰＵ演算即ち命令を実施出来る制御記憶シーケンスが
得られる。

ＣＰＵにより各命令が開始されると、ＯＰコード内のあ
るビットが使用されて制御記憶装置の起動シーケンスを
決定する。命令デコード機能によりセット又はリセット
されるあるフロツプ（図示せず）のテストにより、制御
記憶メモリーが必要な場合更に特殊なシーケンスにブラ
ンチ可能となる。

制御記憶装置インターフェースアダプタ ＣＩＡ１３０２は、制御記憶装置１ ３０１と、データ
管理装置ＰＭＵ１３２１と、アドレス制御装置ＡＣＵ１
３１９と、第１３ｂ図の制御記憶メモリー１３３３の動
作の指向を行う為の算術論理演算装置ＡＬＵ１ ３１７
と連絡する。

Ｃ山１３０２は、制御記憶アドレス修正、テスト、エラ
ーチェツキングおよびハードウェアアドレス生成の為の
ロジックを含んでいる。ハードウェアアドレス生成は一
般に、エラーシーケンスのスタートアドレス生成、およ
び初期設定シーケンスの為に使用される。

データ管理装置ＤＭＵ１３２１は、ＣＰＵ１３０６と、
第１図に示す主メモリーおよび（又はバッファ記憶メモ
リーとの間のインターフェースを与える。

どの装置が他の装置により必要とされる情報を含むかを
確認し、かつ適当な時にＣＰＵレジスタに情報をストロ
ーブする事がデータ管理装置の役割である。又、このデ
ータ管理装置は、部分的な書込み動作の間マスキングを
実施する。命令フェツチ装置『Ｕ１３１８は、ＤＭＵ１
３２１と、ＡＣＵ１３１９と、ＡＬＵ１３１７と、ＣＳ
Ｕ１ ３０ １とインターフエースし、ＣＰＵに諸命令
を与え続ける役割を有する。

命令フェッチ装置は、現在の命令の完了以前にそのレジ
スタにおいて利用可能な次の命令を有する。この能力を
与える為、命令フェッチ装置ＩＦＵ１３１８は、１つ以
上の命令を通常有する１２バイトの命令レジスタ（図示
せず）を含んでいる。更に、ＣＳＵの制御下ではＩＦＵ
は、命令が実際に必要とされる以前に主メモリーから情
報（命令）を要請し、これによりその１２バイトの命令
レジスタを常時更新し続ける。この様に、諸命令は通常
使用されないメモリーサイクルによりフエツチされる。
又、この命令フェツチ装置は、各情報をデコードし、か
つ命令の長さとフオーマツトを他の装置に通知する。ア
ドレス制御装置ＡＣＵ１３１９は、ＣＩＡを介してＩＦ
Ｕ、ＡＬＵ、ＤＭＵおよびＣＳＵと連絡する。

ＡＣＵ１３１９は、ＣＰ川こおける全てのアドレス生成
に対して責を負っている。この装置に対し、又これから
、およびその内部への転送を含むＡＬＵの全ての動作は
、ＣＳＵのマイクロ演算およびその装置におけるロジッ
クによって指向される。

ＡＣＵの通常のサイクル操作は、命令のタイプによるよ
りも命令のアドレスのタイプに依存する。アドレスのタ
イプに従って、ＡＣＵは、１命令における各アドレスに
対して異なる動作を行う事が出来る。又、ＡＣ山ま、８
つの最も後に使用されたメモリーセグメントのベースア
ドレスをそれ等のセグメント番号に沿って記憶する連想
メモリー１３１９ａを含んでいる。

メモリーの要請が行われる毎に、セグメント番号は連想
メモリー内容に対してチェックされて、そのセグメント
のベースアドレスが既に生成され記憶されたかを確定す
る。もしこのベースアドレスが連想メモリー１３１９ａ
に含まれる場合は、このアドレスは絶対アドレス生成に
使用され、相当な時間が節約される。このベースアドレ
スが連想メモリー１３１９ａに含まれない場合は、主メ
モリー表をアクセスする事により生成される。然しなが
ら、セグメントのベースアドレスが生成された後、これ
はセグメント番号に沿って将来の参照の為連想メモリー
に記憶される。ＡＣＵ、ＩＦＵ、ＤＭＵおよびＣＳＵと
インターフェースされているのは、算術兼論理演算装置
ＡＬＵ１ ３ １ ７である。

その主な機能は、算術演算およびＣＰＵを必要とするデ
ータ操作の実施である。算術論理装置の演算操作は、制
御記憶装置ＣＳＵ１３０１からのマイクロ制御信号に完
全に依存している。

ＡＬＵ１ ３１７とＣＳＵ１ ３０ １と関連している
のは、スクラツチパッドメモリー装置ＬＳＵ１３１５（
時に、局部記憶装置とも呼ばれる）である。

これは多くの場合２５６ロケーション（１ロケーション
当り３２ビット）のソリツドステートメモリーおよび選
択、およびそのメモリーに対する議出し／書込みロジッ
クからなる。スクラツチパツドメモリー１３１５は、Ｃ
ＰＵ制御情報および保守用の情報を記憶するのに使用さ
れる。更に、スクラツチバツドメモリー１３１５は、主
としてオペランドの一時的記憶およびデータ操作の間の
部分的結果の為に使用される作業ロケーションを含む。
又、ＡＬＵ１ ３ １ ７と関連しているのは、主とし
てコンピューターシステムの各種の状態の記憶の為の６
４のフリッブフロップからなる補助メモリー１３１７ａ
である。

又、ＣＰＵはクロツク装置１３２０を有 し、特に２つのクロツクシステムが１つになっている。

即ち、第１のクロツクシステムは制御用インターフェー
スアダプタＣＩＡ１３’０２用のタイミングを生成し、
第２のクロックシステムは中央処理装置内の機能装置の
動作の為の調時パルスを生成する。次に第１３ｃ図にお
いて、制御記憶ワード１３２５のフオーマットが示され
る。

この制御記憶ワードは、多くの場合８４ビット中で次の
６つの主フィールドに分割される。即ち、ａ シーケン
スタイプフイールド１３２６（３ビツト） ｂ ブランチおよび（又は）マイクロ演算１３２７（２
３ビツト）ｃ 定数生成および指示（１４ビット） ｄ バスに対するデータ１３２９（８ビット） ｅ マイクロ演算１３３０（３２ビット）および ｆ チエツキング１３３１（４ビット） 制御記憶ワード１３２５の３ビットのＥフィールドは、
シーケンス制御フィールドとして使用される。

多くの場合、７つの異なるシーケンスタイプと本コンピ
ューターシステムの為の１つのりザーブされたタイプが
ある。第１３ｂ図のブロック１３３５に関しては、Ｅフ
ィールドが２進数０、１又は２に等しい時、マイクロ命
令１３２５のブランチフィールドＡ，Ｂ，Ｃ，Ｄおよび
Ｌは次のアドレス生成に使用される。ＫＳレジスタ１３
３７の最初の６ビットは、Ｂフィールド、Ｃテスト結果
、Ｄテスト結果、およびＬフィールドと共に使用されて
、次のマイクロ命令の次のアドレスを与え、前記マイク
ロ命令は次にアドレスレジスタＫＳ１３３７におかれる
。Ｅフィールドが２進数４（ブロック１３３５参照）に
セットされる時、次の選択されたアドレスは割込み戻し
レジスタＫＡ１３３９から得る。

ＫＡレジスタ内に記憶されるアドレスは、ハードウェア
割込みが生ずる時次のアドレス生成用ロジックにより生
成されるアドレスである。Ｅフィールドが２進数５にセ
ットされる時、マイクロプログラムのサブルーチンから
のサブ戻しを開始する為に１つのブランチが使用される
。

戻しレジスタＫＲ１３４６の内容は、次の制御記憶アド
レスとして使用される。

戻しレジスタ１３４６は、インクリメンタ１３３８から
ＫＲレジスタ１３４６に対しＫＳレジスタ１３３７プラ
ス１において現制御託億アドレスをロードする制御記憶
指令を発する事により。ードされる。１レベルのネスト
動作用サブルーチン能力は、ＫＴ戻しブランチレジスタ
１３４７を介して与えられる。

ＫＲレジスタ１３４６がロードする毎に、ＫＲレジスタ
の元の内容は、マイクロプログラム戻しが呼出される都
度ＫＴレジスタ１３４７に転送され、ＫＴレジスタの内
容はＫＲレジス外こ転送する。

３番目のレベルネスト操作サブルーチン能力はＫＵレジ
スタ１３４０‘こより与えられ、４番目のレベルのネス
ト操作サブルーチン能力はＫＶ戻しブランチレジスタ１
３４９により与えられる。

制御記憶ワードのＥフィールドが２進数６にセットされ
る時、次のアドレス指定された制御記憶ワードは、ＫＳ
レジスター３３７の現アドレスプラスインクリメンタ１
３３８の１に等しい。Ｅフィールドが２進数７にセット
される時、ＣＳＵ１３０１は診断モードに入り、次のア
ドレスは現在のアドレスプラス１となる。前に述べかつ
フ。ック１３３５に示された次の制御記憶アドレスに対
するブランチ操作の逐次制御に加えて、第１３ｂ図のブ
ロック１３３６に示すハードウェアの生成するシーケン
ス制御が存在する。（注、ブロック１３３５と１３３６
は、事実マイクロ命令ワードがとり得る異なる形態を示
す様に示されたハードウエアレジスタである）ハードウ
エアの生成するブランチはオーバーライド条件（エラー
、初期設定、制御記憶走査等）であって、Ｅフィールド
を抑止し、固定アドレスを制御記憶アドレスレジスタＫ
Ｓ１３３７に強制する。

このブランチ操作は、１クロック期間に対して１つの割
込み回線分丈多く強制し、かつＥフィールドの制御下で
生成された筈のアドレスをＫＡ割込み戻しレジスタ１３
３９に記憶する事によりなされる。ハードウェアが生成
したアドレスは、制御記憶アドレスレジスタにおかれる
。そのクラスにおける別の割込みがその割込み条件が満
足される迄実行されない様にする割込みブロックのフリ
ツプフロツプ（図示せず）である時、あるハードウェア
／ファームウェアの生成する割込みが優先順位を有する
。ファームウェアのマイクロ演算は、ファームウェア制
御下にあるこれ等シーケンスに対する割込みブロックの
フリップフロップのリセットを制御する為に存在する。
ハードウェア制御下のこれ等のシーケンスは、このシー
ケンスの終りにブロックフロツプのリセットを自動的に
生成する。優先順位によりリストされた下記の各条件は
このカテゴリーにある。即ち、‘ａ瓶』御託億ロード、
‘ｂ席Ｕ御託億走査、｛ｃ｝ハードウェアエラー、‘ｄ
）ソフトウェアエラーである。残りのハードウェア条件
は、割込みブロックフロツプはセットせずに生成される
や即時作動させる。

優先順位によりリストされた下記の条件はこのカテゴリ
ーに入る。即ち、‘ａ）初期設定 （ｂ｝ ソフト・クリア ‘ｃ｝ 保守パネル入 ｛ｄ｝ 保守パネル入 ｛ｅ｝ ハードウエア出 初期設定信号は、ＣＳＵ１３０１をブランチさせて、２
進数０をアドレス指定し、リセット可能ハードウェアを
クリアし、ハードウェア制御下の制御記憶走査シーケン
スが続く制御記憶ロード操作を行う。

これは又システムの初期設定を行う。ソフトクリア信号
は、ＣＳＵ１３０１をブランチごせて２進数０をアドレ
ス指定し、ハードウェアのリセツト可能エラーをクリア
し、割込みブロックフロップをリセットする。保守パネ
ル入信号は、ＣＳＵをして保守パネル（図示せず）のＣ
ＳＵアドレススイッチに予めセットされたアドレスにブ
ランチさせる。

保守パネル入信号は、ＣＳＵをして保守チャンネル（図
示せず）を介し生成された１アドレスにブランチさせる
。

このロードされたアドレスは保守バスＱＭＢ１３４４か
らであり、前記バスは保守チャンネルの一部で右寄せさ
れている。ハードウェア存在信号は、ＣＳＵをして２進
数２をアドレス指定する様にブランチさせる。

このシーケンスは、保守設備として使用される。このシ
ーケンスの終りにおいて、Ｅフィールドを２進数４にセ
ットさせてＥフィールドブランチを発する事により１戻
し操作が開始される。制御記憶ロード信号は、ＣＳＵを
して２進数０をアドレス指定する様にブランチさせる。

これは又、ＣＳＵ講出しサイクルフロップ（図示せず）
、システムクロツク１３２０を切ってＣＳＵをロード状
態におく。このロード状態においては、ＣＳＵは、制御
記憶ローダＣＳＬ１３０３、ＩＯＣ１３０５、主メモリ
ー１０２、又は保守パネル１３５５からロード出来る。
ＣＳＬからロードされる時、自動走査がロードの一端部
で生成される。他の媒体からロードされる時、走査動作
は、マイクロ演算信号の生成か、保守パネルに走査スイ
ッチをセットするかのいずれかにより発される。

制御記憶走査信号は、ＣＳＵをして２進数０のアドレス
にブランチさせられる。制御記憶走査は、シーケンスの
継続期間中のハードウェア制御下にある。走査の間「シ
ステムクロック１３２川ま切られ、従っていかなる指令
又はテストも行われない。この走査シーケンスの終りに
おいて、ハードウェアは割込み戻しレジスタＫＡの内容
をアドレスレジスタＫＳに転送し、システムクロックが
ＯＮ‘こされ、制御はファームウェアに戻される。ハー
ドウェアエラー信号は、ＣＳＵを２進数４をアドレス指
定する様にブランチさせる。

通常の処理モードにおいては、ＣＰＵのいずれかの機能
装置において検出されたハードウエアエラーは、ハード
ウェアエラー回線（図示せず）を作動させる。生成され
た制御記憶シーケンスは、システム条件をテストして惹
起されるべき動作を確定する。診断モード‘こおいては
、ハードウェアで検出可能なエラー条件は、マイクロ診
断法で判別される。このマイクロ診断法は、惹起される
動作を制御する。他方において、ソフトウェアエラー信
号は、制御記憶装置をしてブランチざせて２進数１をア
ドレス指定する。このアドレスは、マイクロプログラム
制御下のソフトウェアエラー通知シーケンスの開始点で
ある。再び第１３ｃ図において、Ｅフィールド１３２６
、前述の始〈ブランチモードに対する３ビットのフイー
ルドである。

ブランチおよび（又は）マイク。演算フィールド１３２
７は、Ａ、Ｂ、Ｃ、ＤおよびＬフィールド（第１３ｂ図
のブロック１３３５にも示される）からなり、この場合
、Ａフィールドは次のアドレスの上位６ビットであり、
Ｂフィールドは６４方向のブランチのマスクフィールド
の次のアドレスの中間の４ビットであり、Ｃフィールド
は６４テストの１に対する６ビットのテストフイールド
、Ｄフイールドは６４テストの１に対する別の６ビット
のテストフィールド、Ｌフィールドは最低位のビットで
ある。

Ｋフイールド１３２８は１４ビットフイールドで、その
内の６ビットは定数フィールド、４ビットは定数又は操
向フィールド用であり、４ビットは定数の為の操向フィ
ールドである。バスへのデータフイールド１３２９は、
ＱＭＢバス１３４４のＱＡ部分に対する情報を制御する
為の４ビットを有するＱＡフィールドと、ＱＭＢバス１
３４４のＱＢ部分に対する情報を制御する為の４ビット
を有するＱＢフイールドとからなる。Ｆフイールド１３
３０は、マイクロ演算サブ指令を生成する様コード化さ
れる３２ビットのフィールドである。Ｐフィールド１３
３１は、チェック用にリザーブされた４ビットからなる
。作用においては、マイク。

命令ワードは制御記憶配列１３３３に記憶される。

１演算サイクルの間、制御記憶配列は、ＫＳアドレスレ
ジスター３３７の内容によりアドレス指定される。

これは、アドレスにより指定されるロケーションの内容
を議出しラッチのグル−プに読込ませる。読出しラッチ
のワード内容の部分は、ＣＰＵにおける機能装置の各々
の内部の記憶レジスタに対して配分則ち転送される。各
機能装置は、システムクロツクソースの制御下の制御記
憶ワード‘こより指定される要件サブ指令を生成する為
のデコード用論理回路を含んでいる。一般に、デコード
操作は、ヂコード時間を最少限に抑え、もしデコード操
作が中央部で行われる場合指令信号を伝達する為に通常
必要となるケーブル数を減少する為、中央部で行う代り
にＣＰＵの各機能装置内で行われる。更に、このデコー
ド操作は、ケーブル遅延の差から生じるタイミング上の
問題を回避する為各装置内で行われる。

更に、各装置によりサブ指令をデコードする事により、
機能装置内に存在するある条件を表示するこれ等の信号
はあるサブ指令の生成に必要でなく、信号はＣＩＡ装置
１３０２に戻される必要はない。典型的なデコーダ装置
１３５９は、マイクロ命令ワードから各種のフィールド
を受取り、マイクロ信号ａ，ｂ，ｃ，ｄ，・・・・・・
・・・・・・・・・ｑ，ｒを生成する様に第１３ｂ図に
示されている。

典型的なマイクロ演算デコーダ１３５９は、マイクロ命
令ワードからの指令を受取る。このマイクロ命令ワード
のフィールドは、デコードされ、複数個のｓ，ｔ，ｕ，
・・・・・・・・……・ｙ，ｚの回線の１つを高レベル
にセットする。マトリックスは、点Ｑ，８，ｙ，………
……心，のにおけるＳ〜Ｚ回線に対して予め定められた
制御回線インピーダンスを連結させる事により形成され
る。従って、多くの場合マイクロ命令からのフィールド
がデコードされる時、回線Ｓ〜Ｚの１つが高レベルとな
る。ギリシャ文字Ｑからのによりマトリックス内に示さ
れる黒点が２セットの回線間に接続するインピーダンス
を示すから、いずれかの水平線に沿って進む電気信号は
、インピーダンス結合点（黒点）が示される垂直線ａ〜
ｒに沿って進む様に接続される。

各垂直回線ａ〜ｒは、次にＡＮＤゲート１３６０〜１３
６５の各々に対する１入力として接続される。他の入力
信号は又、中央部のタイミング装置からの調時信号りを
含むＡＮＤゲート１３６０〜１３６５に接続出来る。従
って、各調時信号ｔｓが高レベルになると、他の全ての
入力信号が高レベルであるこれ等ゲートは、駆動され、
ＣＰＵ‘こおける予め定めた機能装置に対してマイクロ
命令信号を与える。

例えば、議出しラツチ１３５７からの指令１３４１がデ
コードされ、水平回線が高レベルであるならば、ａ，ｂ
，ｃおよびｑの垂直制御回線は高レベルとなり、ＡＮＤ
ゲート１３６０，１３６１，１３６２および１３６４は
、ｔｓ調時信号がこれ等のゲートに順次与えられる時、
駆動される事になる。

従って、垂直制御回線がギリシャ文字び乃至ので表示さ
れた異なる点において水平制御回線に接続される組合せ
は、制御記憶配列１３３３から与えられたマイクロ命令
により中央処理装置内の各機能装置を制御する為に中央
処理装置ＣＰＵ‘こ対してマイクロ演算信号を与える為
の恒久的なスイッチ作用マトリックスを表わす。この様
に、択一性を特徴とする恒久的なファームウェアは、コ
ンピューターシステムの能力として必要とされるマイク
ロ演算のシーケンスを単に指定する丈で、本発明の機械
に組入れる事が出来る。

通常の条件下では、データは、局部レジスタＹＯ１３４
３としても知られるＣＰＵ書込みデータレジスタを介し
て制御記憶配列１３３３に書込まれる。

制御フロツプ（図示せず）は、記憶装置の配列の上半部
か下半部のいずれかに書込まれるべきかを規定する。制
御兼ロード装置ＣＬＵ１３０４からのデータは、保持バ
スＱＭＢ１３４４を介してＣＩＡ／ＣＳＵに到達し、制
御記憶装置配列１３３３に書込まれる以前に記憶局部レ
ジスタＹＯ１３４３によりバッファされる。この記憶局
部レジスタ１３４３は、読出しおよび書込み用局部レジ
スタの両用に時分割される。マルチプレクサＫＱＭ１３
４５は、保守パネル１３５５かマイクロ診断のいずれか
により制御され、これに接続されるレジスタからの議出
し経路を与える。比較レジスタＫＰ１３５０は、非機能
的用途を与え、主として保守目的に使用され、比較ロジ
ック１３５２とデコードロジツク１３５１に沿って使用
される。Ｈ プロセスの制御用ディスパッチャフアーム
ウエアこのディスパッチャは、その主目的が、各プロセ
スの各種のキューを管理し、各プロセス間をスイッチし
、各プロセスとプロセス制御ブロックＰＣＢとシステム
ベースの実行プロセスワードと新しいプロセスのレジス
タのキューの更新を含んでいる。

これは又、メッセージを、１セマフオアで実際にこれを
待機する１プロセスに送る（Ｖ動作、又はＩＯＣに対す
る、又は例外取扱装置に対するシミュレ−トされたＶ動
作の後）。又、このディスパツチャは、プロセスが自由
リンクセマフオアで待機してそのメッセージを送る時メ
ッセージリンクを自由にしたＰ動作の後、セマフオアに
おいてメッセージをキュー化する。このデスパッチヤ装
置は、更にネーティブモードで実行するプロセスの「ロ
ールィン」の後、あるいはもし現行プロセスが実行状態
を維持してネーティブモードで実行中であれば、「競合
」状態の後、ネーティブモードの命令ファームウェアを
呼出す。

又、これは下記の呼出に対するデコール拡張を呼出す。
即ち、【ａ’前記デコール拡張において実行中のプロセ
スのロールアウトの間の一時的呼出し【ｂー 前記デコ
ール拡張において実行中のプロセスのロールインの間の
一時的呼出し‘ｃ｝ 前記デコール拡張において実行中
のプロセスのロールィンの終りにおける規定呼出し ｛ｄ｝ 現行プロセスが実行状態を維持し前記デコール
拡張において実行中である場合、競合状態の後の規定呼
出し である。

更に、このディスパツチャは、実行中のプロセスがない
時アイドルループにシステムをおく。

「ディスパツチャのェントリ又は離脱
には、以下の如きいくつかの方法がある。

即ち、‘１｝ 初期設定手続き（ＳＩＰ）は、最後のス
テップとしてのェントリを支える（本願と同じ談受人に
譲渡された「システム初期設定手続き」と題する米国特
許出願第５２８８１４号参照）■ 始動および停止命令
は、ディスパッチャへのェントリを行う。

始動命令はプロセスを始動し、停止命令はプロセスを終
了させる。

（「プロセス管理」と題される米国特許第５９２２５３
号参照）‘３１ ＰおよびＶ動作は、ディスパッチャへ
のエントリを行う。

ＰＯＰはセマフオアからのメッセージをピックアップし
、もしメッセージがなければプロセスは待機状態に入る
。

（「セマフオアにおけるＰおよびＶ動作」と題する米国
特許出願第５２９０１７号参照）次に、要約すれば、デ
ィスパッチャは、どのプロセスが実行されるべきかを決
定し、次に現行プロセスのロールアウトの如き適当な動
作（即ち、ハードウエアレジスタ、スクラツチパッドメ
モリー等に含まれる現行プロセスに対する全情報をＰＣ
Ｂに書込む）を行い、新らしいプロセスをロールィンす
る（即ち、新らしいプロセスに必要な全情報を各種のハ
ードウェアレジスタ、スクラッチパッドメモリ一等にＰ
ＣＢから書込む）事により、プロセス従ってプロセス制
御ブロックＰＣＢを管理する主要機構である。

ディスパッチャにより実施されるファームウェア（即ち
制御装置）における諸動作の表示は、第１４ａ〜１４ｉ
図のフローチャートに示される。例えば、第１４ａ図の
ブロック１４０２は、ディスパッチャにより実施される
動作の一表示であり、この場合、マイクロプログラムワ
ードは、制御記憶装置により送られ、デコーダ１３５９
によるデコードと同時に適当な一連のマイクロ演算信号
１３６０，１３６１等を介してＣＰＵの適用可能部分を
制御して、記憶サフシステム１０２におけるシステムベ
ースからＩＰＯＷを検索し、これをスクラッチパツドメ
モ１′−１３１５に転送する。同時に、ディスパッチャ
は、システムベースにおけるＧ表ワードＧＴＷにより指
示されるセグメントディスクリプタのＧ表からＧＯセグ
メントディスクリプタ（第１２図参照）をフェッチする
１４０４。ＩＰＱＷワードのビット１ ６〜３ １は、
ＧＯセグメントと呼ばれるＧセグメント番号０のベース
から作動可能プロセスキューＱ／ＰＲ／ＲＤＹの頭部（
最初のバイト）への変位である１６ビットの正の整数を
含む。把ＱＷワードのビット１６〜３１が０である１．
４０３場合、作動可能キュー‘ま空と見倣される。もし
この作動可能キューが空である時、Ｑ／ＰＲ／ＲＤＹに
は現在待機中のプロセスがなく、作動可能キューは空で
ある事を示す。決定ブロック１４０５において決定され
るべき次の質問は、空ィンジケ−夕がセットされるかど
うかを決定する事によりプロセスが現在機械において実
行中であるかどうかと云う事である。空インジケータが
セットされる（即ち、現在実行中のプロセスがない）場
合、プロセサの使用を待機中の作動可能キューにはプロ
セスがない事を前以て決定されるから「従って機械はア
イドル状態に入る１４０６。然しながら、もし現在実行
中のプロセスが機械にあるが、機械の使用を待機するプ
ロセスがない場合、現行プロセスはその次の命令をアク
セスする１４０３。次に、第１４ａ図のフローチャート
の決定ブロック１４０３において、ＩＰＱＷのポインタ
領域（即ち、ビット１６〜３１）における正の整数があ
るならば、ＧＯセグメントにおけるＩＰＱＷワードによ
り指示される作動可能キューの頭部がスクラッチバッド
メモＩＪ一にフェッチされる。

（注、重複を避ける為、又明確にする為制御装置とＣＰ
Ｕとに関連するディスパッチャの中間的機能については
省略するが、前に例示として記述した如きこの様な中間
的機能は一般に存在するものである事は了解すべきであ
る。これ迄に作動可能キューに待機するキューがいくつ
かある事は決定された。これ以上の動作が起る前に、中
央プロセッサで現在実行中のプロセスがあるかどうかを
確定する必要がある。この事はフローチャート表示の決
定ブロック１４１川こおいて確定され、もし中央処理プ
ロセサ（即ちＣＪＰではない）において現在実行中のプ
ロセスがない場合は、作動可能キューの頭部が実行され
る１４１２。然しながら、中央処理装置に実行中のプロ
セスがあると、ディスパッチャはどのプロセス、即ち現
在実行中のプロセスが作動可能キューの先頭部か−が優
先順位を有するのかを決定しなければならない。従って
、システムベースＰＣＢ４００の実行中のプロセスに位
置される現在のプロセス（ＣＪＰ）の優先順位バイトが
フェツチされる１４１３。次に、現在実行中のプロセス
ＣＪＰが、作動可能キューの頭部で待機中の新らしいプ
ロセスＮＪＰよりも優先順位が低いかどうかについて決
定がなされる１４１４。（決定ブロック１４１４）もし
ＣＪＰがＮＪＰよりも低い順位でなければ、ＣＪＰは中
央処理装置の制御下に残留し、競合ィンジケータがリセ
ットされる１４１５。（この競合ィンジケータは、最後
の命令の開始部がＣＪＰの代りに実行され、これにより
競合の可能性が生じる為、１つ以上の新しいプロセスが
作動可能キューにおかれた時を除いて常に０にセットさ
れ、これ等条件下では競合ィンジケー外ま２進数１にセ
ットされるが、他の命令を実行する以前に、ＣＪＰがデ
コール例外モード１４１５において実行中であるかどう
かの決定が行われる。もしＣＪＰがデコール拡張モーで
実行中である場合は、次の命令がエミュレーションモー
ド（即ちデコール拡張）で実行され、もしデコール拡張
モードで実行されない場合は、次の命令はネーティブモ
ードで実行される。再び決定ブロック１４１４に戻って
、作動可能キューのヘッドにＮＪＰがＣＪＰよりも高い
優先順位を有する場合（即ち、その優先順位番号がＣＪ
Ｐの順位番号より低い場合）、現行プロセスＣＪＰは機
械から「ロールアウト」されて、新らしいＮＪＰが機械
に「ロールィンＪされる。従って、ファームウェア優先
順位サブルーチンＰＲＩＱ１４１８は、現行プロセスＣ
ＪＰのキュー化状態を、ＬＩＦＯ順位により、又ファー
ムウエアサブルーチンＲＬＬＯ１４１９の方向下のＣＪ
Ｐを最初に「ロールアウト」する事による優先順位番号
により作動可能キューに指向させる。

ＲＬＬＯサブルーチンは、汎用レジスタ、ベースレジス
タ、科学計算用レジスタ、Ｔレジスタ、状態レジスタ、
および命令カゥンタ内に記憶されるＣＪＰの情報の書込
みを、主メモリーにおけるプロセス制御ブロックＰＣＢ
の適当な記憶域に対して逆方向に指向させ、これがＲＵ
Ａの更新を指向する。更に、ＰＣＢ４００におけるプロ
セス主ワード０（ＰＭＷＯ）のＤＥＸＴ数は更新される
１４２０。新らしいプロセスＮＪＰはこの時「ロールィ
ン」される用意が出来ている。境界アドレスレジスタＢ
ＡＲがフェッチされ１ ４２２、実行プロセスワードＲ
ＰＷがシステムベースのアドレスＢＡＲプラス５６から
フエツチされる。フロック１４２３参照。新らしいプロ
セスＮＪＰのネームが次に実行プロセスワードＲＰＷに
書込まれ、新らしいプロセスＮＪＰのネームがＱ／ＰＲ
／ＲＤＹのプロセスリンクＰＬに書込まれた為、プロセ
スリンクＰＬにおけるネームは従ってＲＰＷにおかれる
（ブロック１４２４）。従って、作動可能キューからの
ＮＪＰはＣＪＰとなり、中央処理装置を制御する準備が
出来、従ってこれ以上Ｑ／ＰＲ／ＲＤＹに待機せず、Ｑ
／ＰＲ／ＲＤＹのプロセスリンクＰＬからそのネームを
取出す事によりキューから外される（ブロックＩ４２５
）。これが行われると、作動可能プロセスのキューＱ／
ＰＲ／ＲＤＹは、フアームウエアのサブルーチンＵＱＬ
Ｋにより更新される（１４２５ａ）。従って、機械から
取出された許りのプロセスのＪＰ数は、もはや機械の制
御下になくかつこれを待機しなければならない（１４２
６）為、Ｑ／ＰＲ／ＲＯＹにおけるプロセスリンク内に
おかれる。この時点で、中央処理装置のこの制御を新ら
しいプロセスに与え、元のプロセスを作動可能キューに
おく転位が行われ、中央処理装置の制御下のプロセス（
新らしいＣＪＰ）がある為、空のィンジケータは０にセ
ットされ（１４２７）、一方中央処理装置の制御下のＣ
ＪＰがない場合は、空ィンジケータは１にセットされる
事になる。

この時点では、処理装置の割当てが完了し、元のプロセ
スが作動可能キューにおかれたのに対して、新らしいプ
ロセスは作動可能キューに入るが、この新らしいプロセ
スは、汎用レジスター３０７、ベースレジスタ１３０８
、科学計算用レジスタ１３０９、Ｔレジスタ１３１０、
状態レジスタ１３１１、および命令カウンタ１３１２の
如き中央処理装置のハードウェアに対して未だ実行する
用意が出来ず（第１３ａ図の１３０６）、新らしいプロ
セスのプロセス制御ブロックからの制御情報を与えられ
ねばならない。従って、ファームウェアのサブルーチン
１４３０は、ＣＰＵを制御し、最初にＰＣＢ（第４図）
からスクラツチパツドメモリー１３１５にＰＭＷ３をフ
エツチし、次いでＰＭＷＯをフェツチする。

ＰＭＷＯのＭＢＺフィールドがチェックされ（１４３３
）、もしこれが２進数０でないならば、違法のＰＣＢ例
外動作が生じる。然しながら、ＰＭＷＯのＭＢＺフィー
ルドが０であれば、ＰＭＷＩがフェツチされる（１４３
４）。再び、ＰＭＷＩのＭ舷フィールドは、２進数０で
あるかどうかを決定する為にテストされる。もしこれが
２進数０でなければ、違法のＰＣＢ例外動作が生じるが
、もしこれが０に等しければ、デイスパッチヤはＣに進
む。従って、アドレススペースワード０（ＡＳＷＯ）が
ＰＣＢの適当なスペースからフェッチされ、セグメント
表ワードサイズＳＴＷＳＺがテストされ（１４３７）、
これが７よりも小さいかどうかを決定する。

もしこれが７よりも大きければ、違法のＰＣＢが生じ、
もし７より小さいか等しければＡＳＷＩがＰＣＢからフ
ェツチされ（ブロック１４３８）、そのＳＴＷＳＺフイ
ールドがテストされ（１４３９）これが８より小さいか
等しいかを決定する。もしそのフィールドが８より大き
ければ、違法のＰＣＢが生じるが、もしＳＴＷＳＺフィ
ールドが８と等しいかこれより小さい場合は、例外ワー
ドＥＸＷがフェツチされ（１４４０）、そのＭ故フィー
ルドがテストされてそれが０と等しいかどうかを決定す
る。もしＭ皮フィールドが０に等しくなければ、違法の
ＰＣＢが生じるが、もし０に等しければ、スタツクワー
ドＳＫＷがフェツチされ（１４４２）、そのＭＢＺフィ
ールドがテストされ（１４４３）て、０に等しいかどう
かを決定する。ＭＢＺフィールドが０に等しくない場合
、違法のＰＣＢが生じるが、０に等しい場合は、命令カ
ウンターワードＩＣＷがＰＣＢからフエツチされ、命令
カウンタＩＣにおかれ、そのＴＡＧフィールドがテスト
されて０に等しいかどうかを決定する（１４４５）。も
しＴＡＧフィールドが０に等しくないならば、違法ＰＣ
Ｂが生じる。然しながら、ＴＡＧフィールドが０に等し
ければ、ＭＢＺワードがフエツチされ（１４４６）、そ
のＭＢＺフイールド（ビット０〜３１）がテストされて
０に等しいかどうかを決定する（１４４７）。もしこれ
が０に等しくない場合、スタツクベースワード０．１お
よび獲ＢＷ０，１および２がフェツチされる（１４４８
）。次にＰＣＢのベースレジスタ保管城における８ベー
スレジスタの内容がフェッチされ（１４４９）、機械の
ベースレジスタ１３０８に記憶される。次いでＰＣＢの
汎用レジスタ保管城からの１６の汎用レジスタの内容が
フェッチされ（１４５０）、機械の汎用レジスタ１３０
７に記憶される。然しながら、科学計算用レジスタの内
容をフェッチする以前に、プロセス主ワード０（ＰＭＷ
Ｏ）の能力バイトについてチェックがなされて科学計算
モードが使用されているかどうかを決定する（１４５１
）。もし科学計算モードが使用される場合は、ＰＣＢの
科学計算用レジスタ保管域からの科学計算用レジスタの
内容がフェツチされ記憶される（１４５２）。次に、フ
ァームウェアが進行して、ＰＭＷＯの能力バイトのチェ
ックを行い、アカウントモードが使用されているかどう
かを決定する（１４５３）。もしアカウントモードが使
用される場合（即ち、２進数１にセットされた能力バイ
トのアカウントビツト）、このアカウントワードはＰＣ
Ｂに存在し、作動可能時間アカゥントワードＲＴＡが更
新される。次に、ファームウェアは、ＤＥＸＴ数が０に
セットされるかどうかを決定する為進行する（１４５４
）。もしこれが０にセットされる場合、機械がエミュレ
ーションモードにあり得る（即ち、デコール拡張能力が
使用されている）事を示し、従ってＰＭＷＯのＤＥＸＴ
数がチェックされ（１４５５）、プロセスの主ワード３
のＤＥＴＳＺフィールドより大きいか小さいかを決定し
、もしこれがＤＥＴＳＺフィールドより大きい場合違法
のＰＣＢ例外（１４５６）が生じ、ＤＥＸＴ数がＤＥＴ
ＳＺフィールドより４・さし、が０に等しくない為、機
械は適正なエミュレーションモードで実施されＨこ進行
する。決定ブロックｉ４５４に戻り、もしＤＥＸＴフィ
ールドが２進数０であれば、ネーティブモードが実施さ
れ、機械はＳＴＷをフェッチする（１４５７）。ＰＣＢ
の残り時間切れワードＲＴＯがフェツチされ（１４５８
）、ＣＪＰが実行状態で消費し得るタイムリミットでプ
ロセスタイマーがロードされる。この時点迄に、【ａ）
元のプロセスＣＪＰが機械に存在し、新らしいプロセス
ＮＪＰが元のプロセスＣＪＰよりも高い優先順位にあっ
た場合に、新らしいプロセスＮＪＰが「ロールイン」ご
れてＣＰＵの制御を受けるか、（ｂ｝ＣＰＵの制御下の
ＣＪＰがなく、作動可能キューの頭部が実行されるかの
いずれかである。

要約すれば、条件‘ａ｝下では、ＣＪＰはＲＰＷから取
出されてＱ／ＰＲ／ＲＤＹにおけるプロセスリンクＰＬ
におかれ、Ｑ／ＰＲ／ＲＤＹにおけるプロセスリンクＰ
ＬにおけるＮＪＰがＲＰＷにおかれ、こうして制御を行
う２プロセスの位置をこの時ＣＪＰとなるＮＪＰに有効
に切替え、元のＣＪＰの制御を外す。次いで、ＮＪＰの
ＰＣＢがアクセスされ、ＮＪＰ（現在のＣＪＰ）を実行
するのに必要な情報がスクラッチパッドメモリーかＡＣ
Ｕのレジスター列におかれる。もしＣＰＵの制御下のＣ
ＪＰがない場合（条件ｂ）、作動可能キューの頭部が実
行される−即ち、ＮＪＰを作動可能キューの頭部からの
プロセスリンクＰＬから取出してこれをＲＰＷワード‘
こおくディスパツチヤの為、ＮＪＰはＣＪＰになる。

これが行われる事により、プロセスリンクＰＬはＱ／Ｐ
Ｒ／ＲＤＹで空の状態に放置され、これを取出す事が必
要となる。従って、決定ブロック（１４６１）において
始まり、ファームウェアは、ＣＰＵの制御下のＣＪＰが
あったかどうか、又自由なプロセスリンク（ＦＰＬＳ）
があったかどうかを決定し、アクセスされかつキュー化
され、ＣＪＰはその内部に書込まれた。

然しながら、もしＣＰＵの制御下のＣＪＰがなかった場
合、ＮＪＰのＰＭＷＯの状態バイトが更新され（１４６
０）、再び機械の内部にＣＪＰがあったかどうかの決定
が行われる（１４６３）。もしプロセッサの制御下のＣ
ＪＰがなかった場合、ＮＪＰのプロセスリンク（これは
Ｑ／ＰＲ／ＲＤＹにあったものが現在は機械の制御下に
ある）がＱ／ＰＲ／ＲＤＹから取出され（即ち、Ｑ／Ｐ
Ｒ／ＲＤＹのキューから外される）、自由リンクセマフ
オァＦはＰとなり、この時点で自由プロセスリンクキュ
ー（第９図の８０５）にキュー化され、自由プロセスリ
ンクキューの一部となる（１４６６ａ）。境界アドレス
レジスタＢＡＲの内容はフェッチされ（１４６４）、シ
ステムベースのＢＡＲプラス５６に位置されるＮＪＰ（
現在ＣＪＰ）の実行プロセスワードＲＰＷが、ＲＰＷに
ＮＪＰ識別をおく事により更新される（ブロック１４６
５）。空のィンジケータは、ＣＪＰがなかった場合、０
にセットされる。次に、競合ィンジケータが０にセット
され（１４６７）、典型的な内容アドレス指定可能メモ
リーであるセグメントアソシェータ（第１図のＡＳ１３
２）がクリヤされ（１４７１）次いでプロセスモードが
ェントリされる（１４７０）。（プロセスモード‘ま、
オベレーテイングシステムによる代りにプロセサ内で演
算するプロセスにより例外操作が取扱われる事を示す）
。

次いで、ファームウェアはＣＡＢに継続し（１４８０）
、非同期トラツプビツトＡＢが、２進数１にセットされ
ているかどうかを決定する為チェックされる（１４８１
）。もしＡＢビットが２進数１にセットされるならば、
プロセスリング数ＰＲＵが非同期トラップピットＡＲＮ
より大きいかかつこれと等しいかどうかを決定する為チ
ェックが行われる（１４８２）。（ＡＢおよびＡＲＮは
各プロセスのＰＣＢの優先順位バイト内に位置され、プ
ロセスが実行状態にある時有意義であり、ＡＢおよびＡ
ＲＮはシステムベースのＢＡＲプラス５６に位置された
ＲＰＷから得られぬ）ＲＰＷのＢＡＲプラス５６におけ
るＡＢおよびＡＲＮは、非同期トラップビット又は非同
期リング番号を最初にセットさせる諸条件を管理する非
同期トラッブルーチンに対して次のステップ１４８４が
進行する為、リセットされ、もしこれ等がリセットされ
なければ、ファームウェアによる次のパスにおいて、実
際に何ら謀りがなかった場合誤りがあったとの表示を与
え、従って常に非同期トラツプルーチンに進行し（１４
８４）、決して実行しない。次に再び決定ブロック１４
８１と１４８２に関しては、ＡＢビットがセットされあ
るいはセットされなければ、ＰＲＮはＡＲＮより大きく
なく、ファームウェアは、プロセサがどのモードで、即
ち適状のモード又はエミュレーションモードで実行する
かを決定する様に進行する。従って、ＤＥＸｈ数がチェ
ックされて、０にセットされるかどうかを決定し、も０
にセットされるならば、機械の通常のモードが実行され
る（１４８７）。※しながら、もしＤＥＸＴ数が０にセ
ットされなければ、エミュレーションモードが実行され
る（１４８６）。ハードウエアノフアームウエアシステ
ムは、セット演算で操作される２つの基本的タイプのレ
コードを識別する。

これ等２つのタイプのレコードは、第１５Ａ図に示され
た仮想メモリーのレコードと、第１５Ｂ図に示すデータ
ベースレコードである。仮想メモリーのレコードは、一
般に各レコードがセグメント化されたアドレスによりア
ドレス指定出来るオペレーティングシステム手続きに対
し内部で使用される。データベースレコードは、「領域
−ページ一行番号」を用いてそのデータレコードをアド
レス指定するユーザープログラムにより更に一般的に使
用される。即ち、「領域一番号はユーザ「ファイルを照
合し、「ページ一番号はそのデータファイル内のディビ
ジョンを、更に「行」番号は前記ファイルの前記ページ
内の特定のレコ−ドを参照する。第１５Ａ図に示す如く
、仮想メモリーレコードは下記のフィールドからなる。
即ち、「タイプ」フイールド１５０１は、レコードタイ
プの記述であり、このレコードのレコードディスクリプ
タ（以下に記述する）から得られる。仮想メモリーレコ
ードのＤスイッチフィールド１５０２は、レコードの状
態を記述する。このレコード‘ま、下記の状態をとる事
が出来る。即ち、「アクティブ」（これはしコードが現
在有効データを含む事を意味する）、および「論理的に
削除」（レコードがもはや有効データを含まないが、依
然としてメモリースペースを占める事を意味するである
。「長さ」フィールド１５０３は、レコード内の実際バ
イト数を記述する。レコード体１５０４は、レコードの
実際データを含む。ポインターシーケンスフイールド１
５０５はしコードボディの一部であり、これは、レコー
ドがオーナかメンバーかのいずれかであるセットの次の
、前の、最初の、最後の、およびオ−ナーレコードに対
するポインタを含み得る。ハードウエア／ファームウエ
アシステムより識別されるレコードの第２の主なタイプ
は、第１５Ｂ図に記述される如きデータベースである。

このタイプフィールド１５１０は、再びレコードのタイ
プを記述し、以下に記述されるレコードのレコードディ
スクリプタから得られる。「長さ」フィールド１５１１
は、バイトにおけるレコードの長さを記述する。このレ
コード体１５１２は、レコードの実際データを含む。ポ
インターシーケンス１５１３は、セットの次の、前の等
のレコードに対する各ポインタを含んでいる。又、別個
に記録される各レコードに対するＤスイッチフィールド
１６０４があり、これについては以下に記述する。更に
、第１５Ｃ図および第１５Ｄ図は、レコードのポインタ
ーシーケンスのフオーマツトを記述する（第１５Ａ図の
フィールド１５０５と、第１５Ｂ図のフィールド１５１
３）。

ハードウエア／フアームウエアシステムは、２つの異な
るポインターシーケンスフオーマツトを識別し、その１
つメンバーレコードに対して識別されたシーケンスであ
る第１５Ｃ図と、他の１つはしコードがオーナーレコー
ドである時の第１５Ｄ図である。メンバーレコ−ド（第
１５Ｃ図）については、「次のポインタ」フィールド１
５２０は、セットにおける次のメンバーのアドレスを含
む。「前のポィンタ」１５１２は、現在セットの前記メ
ンバーのアドレスを含んでいる。「オーナーポインタ」
フイールド１５２４は、セットのオーナのアドレスを含
んでいる。オーナーレコードについては、ハードウエア
／ファームウェアにより識別されたポインターシーケン
スフオーマットは簾ｉ５Ｄ図に示される。「最初のポィ
ンタ」フィールド１５３２は、セットの最初のメンバー
レコードのアドレスを含んでいる。「最後のポィンタ」
フィールド１５３３は、セットの最後のメンバーのアド
レスを含んでいる。記述された各ポィンタ（次の、前の
、オーナーの、最初および最後の）は選択自在である。

然しながら、支えられたセットのみについては、以下の
組合わせが適当である。即ち、ケース１：オーナー又は
メンバーレコードに対する最初、最後、次の、又は前の
ポィンタはない（メンバーレコードは、オーナーポイン
タを有する）ケース２：オーナーレコードは最初のボイ
ンタを有し、メンバーレコードは次のポィンタを有する
（メンバーレコードはオーナーレコードを持つか持たぬ
かである）ケース３：オーナ−レコードは最初と最後ポ
ィンタを有し、メンバーレコードは次のポィン夕を有す
る（メンバーレコードはオーナーレコードを持つか持た
ぬかである）。

ケース４：オーナーレコードは最初および最後のポィン
タを有し、メンバーレコードは次および前ポィン夕を有
する（メンバーレコードは、オーナーポインタを持つか
持たぬかである）。

ハードウエア／フアームウエアシステムの別の特性は、
ポィンタの４つの異なるクラス又はフオーマットのその
認識である。

レコード内には、これ等のクラスは「クラス零」（仮想
メモリーレコード用のみに用いられる）と、「クラス１
」（仮想メモリーレコード用のみに用いられる）と、「
クラス２」（データレコード用のみに用いる）と、「ク
ラス３」（データベースレコード用のみに用いられる）
と呼ばれる。全ての４つのポインタークラスは、その最
初の２つのビットにおいて共通の意味を有する。

最初のビット（ＥＯＳビット）は、「エンドオブセツト
」インジケータである。このビットが１にセットされる
時、規定によりこのポィンタは、オーナーレコードを指
示する。２番目のビット（ＮＩＮＳビット）は、「レコ
ードが未挿入」のインジケータである。

このビットが１にセットされる時、このレコードは参照
されているセットの１メンバーとして現在挿入されてい
ない。ＮＩＮＳビットのセット及びリセットは、レコー
ドのリングがセットを構成する時の機能であって、本発
明にとって重要でないので説明を省略する。

クラス零ポインターフオーマットは、第１５Ｅ図に示さ
れる。

ＥＯＳビット１５４０と禾挿入ビット１５４１は、最初
の２ビットポジションを占める。ＳＲＡフィールド１５
４２はオフセットされた１４ビットで、これは与えられ
たセグメント内の変位で、そのセグメントに位置するレ
コードを指示する。クラス雰ポィンタから得られるＳＲ
Ａフィールドは、常にセグメント番号と一体となり、こ
のセグメント番号は一般にクラス雫ポィンタを介して各
レコードをアドレス指定する際使用されるベースレジス
タから得られる。クラス１ポィンタは第１５Ｆ図に示さ
れる。

ＥＯＳビット１ ５５０と未挿入ビット１ ５５１は、
標準的な規定操作である。フィールドＳＥＧ、ＳＲＡ１
５５２は、前に規定された様なＳＥＧ、ＳＲＡを有する
標準的なセグメント化されたアドレスからなる。

これ等のポィンタは直接レコードをアドレス指定する為
に用いられ、セグメソトト番号はポィンタを介して直接
供給される。データベースレコードと共に使用されるク
ラス２およびクラス３のポインタについては、ファーム
ウェア／ハードウェアシステムは、前述の如きシステム
の各ベースレジスタ（第２図の２０２参照）と共に関連
するインデックスレジスタがあると云う規則を認識する
。

汎用レジス夕８〜１５，２０１はそれぞれインデックス
レジスタ０〜７と対応する。このインデックスレジスタ
番号ＩＸＲｉはベースレジスタＢＲｉとマッチさせられ
ている。例えば、ベースレジスタＢＲ３に関しては、イ
ンデックスレジスタＩＸＲ３（ＧＲＩＩ）は、その現行
ＳＥＧ、ＳＲＡアドレスがベースレジスタＢＲ３に含ま
れる事になる「領域−ページ−行」番号ポィンタ（第１
５日図参照）を含む事になる。この様に、ユーザは、Ｓ
ＥＣ、ＳＲＡアドレスを有するベースレジスタか、「領
域−ページ一行」フオーマットのインデックスレジスタ
に含まれる様なデータベースポインタのいずれかを介し
て、ユーザのレコードをアドレス指定する事が出来る。

データベースレコードで動作するハードウェア／ファー
ムウェア命令は、「領域一ページ一行」ポィンタからＳ
ＥＣ、ＳＲＡアドレスに自動的に変換する能力を編成す
る。

従って、データベース命令により行われる全ての実〆モ
リ参照は、セグメントおよびＳＲＡ番号を用い、必要に
応じてハードウェアにより自動的に行われるインデック
スレジスタに含まれる如き「領域一ページ一行」からの
変換を用いて、メモリーをアドレス指定する標準ハード
ウェア機構を用いる。ユーザーファイル（領域）におけ
る１「ページ」と、ハードウエア／フアームウエアによ
り認識される如き「セグメント」との間には、一時的な
１対１の対応がある。

クラス２ポィンタフオーマットは第１５Ｇ図に示される
。ＥＯＳおよび未挿入ビットはフィールド１５６０と１
５６１に示される。「ページ一番号はフィールド１５６
２に含まれる。「行」番号は、フィールド１５６３に示
され、ページおよび領域内のレコードの番号を表示する
。完全な「領域−ページ一行一番号ポィンタは、データ
ベース命令により参照される事になるインデックスレジ
スタから得る。「領域一番号の取得によりクラス２レコ
ードを用いる時、得られる。クラス３ポィンタフオーマ
ットは第１５日図に示される。

ＥＯＳと禾挿入ビットは、フィールド１５７０と１５７
１内に示される。領域番号はフィールド１５７２に示さ
れる。これは、ユーザーファイル番号を参照する。「ペ
ージ」番号１５７３と「行」番号１５７４は、ユーザー
ファイルにおける特定のレコードをアドレス指定する。
第１６Ａ図は、ハードウェアノフアームウェアシステム
により認識される如きユーザーファイル（領域）の一部
であるデータベースページを図示する。

データベースページは、前に第１５Ｂ図に記述したデー
タベースレコードを含んでいる。前述の如く、データベ
ースのページが主メモリー内に存在する時、データベー
スとセグメント間に１対１の対応性がある。ページのへ
ッダ１６０１は、それが含まれるページに関するある情
報を含む。

例えば、これは、バイトのページ長さと、ページ内に含
まれるレコードの数（行）をも記述する事になる。又、
これは、主メモリーに含まれていた時、ページへの書込
みと同時にセットされる書込みビットの如き情報を含む
。ページヘッダに続いて、データベースのページの次の
主な部分は桁オフセット列１６０２である。これは、１
６ビットの要素の列で、ページに対する有効行数と１対
１の関係で対応する。行オフセット列の各要素に対して
は、２ビットのＤスイッチ１６０４と１４ビットのオフ
セット１６０３がある。このＤスイッチは、レコードの
状態について、ィンァクティブ、論理的に削除、物理的
に削除、又はアクティブである等と記述する。オフセッ
トは、ページの初めからの相対的な変位であるレコード
に対する１４ビットのポインタである。ハードウェアは
、このページに対応するセグメント番号と並列に配置さ
れたオフセットを用いてこのページにおいてデータベー
スレコードをアドレス指定する事が可能である事が判る
。データベースページの残りの部分は、レコード１６１
０としコード１６１２に示される如き実データベースレ
コードからなる。これ等のレコードは、ページ（セグメ
ント）のどの部分に位置指定出釆、必らずしも行オフセ
ット列におけるその位置と同じ順序にない。もし、Ｄス
イッチがレコードの状態についてィンアクティブ又は物
理的に削除されたと記述する場合は、オフセットは零に
セットされ、レコ−ドは存在しない。実データベースペ
ージは、第１６Ｂ図に示す如く「ページディスクリプタ
」によりアドレス指定される。ページディスクリプタの
「セグメント番号１６２５は、これが主メモＩＪ一にロ
ードされた後、このページ番号に対応するセグメント番
号を含んでいる。「領域番号」１６２２は、このページ
の領域番号（ファイル）を含む。「ページ番号」１６２
４は実ページ番号である。「最後のページィンジケータ
」１６２６は、与えられた領域の最大のページ番号に対
して１に等しい。「シフトカウント」１６２３は、ペー
ジ数のビット番号を含んでいる。ハードウェア／ファー
ムウェアシステムは、「領域一ページ一行」ポインター
フオーマットを使用する時、可変長のページ番号を認識
する。「次のデイスクリプタ」１６２０は、ページデイ
スクリブタのチェーンにおける次のページディスクリプ
タに対して指示する様に使用される。「前のディスクリ
プタ」１６２１は、ページディスクリブタチェーンにお
ける前のディスクリプタを指示する。これ等のページデ
ィスクリプタチェーンの使用については、以下に記述す
る。このページデイスクリプタチエーンは、ファイルの
どのページが現在コンピューターシステムの壬〆モリー
に位置されていろを示す為に使用されるハードウェアノ
フアームゥェア機構である。

メモリーに存在する各ページについては、ページディス
クリプ外ま、第１６Ｃ図に示される統合アクセス制御ボ
ィンタにより指示される単一のシステムの認識するチェ
ーン内に位置される。この統合されたアクセス制御ポィ
ンタは、前述のシステムベースに対する１ワード拡張を
示す。ＩＡＣポィンタはアドレスＢＡＲブラス９２に位
置され、これはシステムベースの端部を１ワード越した
位置にある。ＩＡＣポィンタのフオーマットは、「零で
なければならない」フィールド１６３０と、Ｇ番号１６
３１と、「変位」１６３２とを含んでいる。Ｇ番号は、
前述の如きＧセグメントの１番号である。この「変位」
は、ページディスクリプタリングの最初部分が開始する
前記Ｇセグメント内の変位である。主メモリー内に含ま
れる全ページのページディスクリブタは、次いで一緒に
従来周知のチヱ−ンフオーマツトにリンクされる。次の
ディスクリプタおよび前のディスクリプタのフィールド
はリンクを形成する。第１７図は、主メモリーにおける
データベースページのロケーションを編成する為のハー
ドウェア／ファームウェアフローチヤ−トを示す。

このファームウェアは、「領域一ページ−行」番号ポイ
ンタをとり、このページが主メモリー内にあるかどうか
を最初に決定し、次に主メモリーに存在する事が判るか
どうか前記ページのページディスクリプタを送る為に使
用される。ファームウェアは１７０１に示される如くに
始動する。最初のファームウェア作用は、ＩＡＣポィン
タの主メモリーフェツチがロケーションＢＡＲプラス９
２において行われる１７０２において示される如く生じ
る。

（ＩＡＣポィンタは、第６図に示される如くシステムベ
ースに内蔵されている）このメモリーフェッチの結果と
して、メモリーアクセス例外１７０３が生じる。メモリ
ーアクセス除外の例は、物理的メモリー又はメモリー読
出しエラーから生じる。ファームウェアによりとられる
次のステップは、Ｍ欧フィ‐ルドが零である事をチェッ
クされる１７０４に示される。（第１６Ｃ図参照）この
フィールドが零でない事が判れば、システムチェック１
７０５が生じる。システムチェックの発生と同時に、こ
のシステムは診断状態に入る。もしＭ旧Ｚフィールドが
零であれば、ブロック１７０６が次に実行される。

ＩＡＣフィールドからのＧ番号は、一時レジスタＧに転
送される。この変位フィールドは一時レジスタＤに転送
される。この変位は又、「最初のポィンタ」と呼ばれる
ロケーションのスクラツチパツドメモｌｊ−に転送され
る。ブロック１７０７が次に実行される。主メモリーの
フェッチはアドレスＧ、Ｄにおいて行われ、ページディ
スクリプタ（第１６Ｂ図参照をフェッチする。このフェ
ッチは、前述の如くＧ、Ｄアドレス指定の規則に従って
行われる。Ｇ、Ｄアクセス例外１７０８は、このメモリ
ーフェッチ（例えば、セグメントから違法Ｇ−Ｄセグメ
ントディスクリプタ）の結果生じる。ステップ１７０９
は、ファームウェアにより次に実行される。ファームウ
ェアサブルーチンによりチェックされる「領域べ‐ジー
行一番号の領域番号とべ‐ジ番号は、マッチさせる為ペ
ージディスクリプタの「領域番号」フィールド１６２２
と、「ページ番号」フィールド１６２４に対して比較さ
れる。もし領域とべ‐ジ番号がマッチする場合、ブロッ
ク１７１０が実行され、この場合、ファームウェアルー
チンが、スクラツチパツドメモリーにロードされている
主メモリーから丁度フェッチされた許りのページディス
クリプタで終了する。現行のページディスクリプタの領
域又はべ−ジ数が、チェックされる「領域−ページ一行
」ポィンタの領域およびページ番号と等しくない場合、
ブロック１７１１が実行される。ページの現行のページ
ディスクリプタの「次のディスクリプター」フィールド
１６２０は、一時的スクラッチパッドロケーション「最
初のポィンタ」の内容に対してチェックされる。もしこ
れ等２つの数値が等しくなければ、ブロック１７１３が
実行され、この場合一時的レジスタＤが「次のディスク
リプタ」フィールドと共に現行のページディスクリプタ
にロードされる。ブロック１７１３に続いて、ファーム
ウェアによるブランチ動作がブロック１７０７に対して
行われ、この場合新らしいページディスクリブタ（次の
ディスクリプタによりアドレスされたもの）は、現在フ
ェッチされ、続いてチェックされる。フロック１７１１
に戻り、次のディスクリプタが「最初のポィンタ」の一
時的スクラッチパッドロケーションの内容と等しい場合
、これは、メモリーに存在する全ページを記述するペー
ジディスクリプタの全リングが今やファームウェアによ
り探索されている領域一ページを見出す事なく実行され
た事を示す。

この場合、ページ付け例外動作が生じ（１７１２）、所
要のページが主メモリーに位置されない事を示す。この
例外動作に続いて、適当なソフトウェア作用が生じてこ
の所要のページを主メモリーに対して最終的に移転させ
る結果となる。次に第１８図において、主メモリ−にお
いてデータベースページを位置指定する為の機構を実施
する為に必要なハードウェアに対するブロックダイヤグ
ラムが表示される。

この機構は位置指定ページ作動用フリップフロップ１８
５１のセットにより作動させられ、前記フリップフロッ
プは中央処理装置１０４の算術論理装置１３１７の補助
メモリー１３１７Ａに位置される。前記の位置指定ペー
ジ作動用フリップフロップ１８５１をセットする以前に
、そのページディスクリプタが位置指定されるべき領域
ページ数が、領域一ページレジスタ１８５２にロードさ
れる。領域−ページレジスタの内容は、次に適正な領域
一ページディスクリプタが位置指定された時を検出する
為に使用される。位置指定ページ作動用フリップフロッ
プ１８５１の論理１に対するセット動作がＡＮＤゲート
１８５４を駆動し、この為境界アドレスレジスタ１８５
３の内容が加算器１８５６に入力される。

加算器に対する他の入力は定数９２で、これはハードウ
ェアレジスタ１８５５に記憶される。加算器１８５６は
、中央処理装置１０４の算術論理演算装置１３１７に位
置される。加算器１８５６の出力は、ＡＮＤゲート１８
５７に接続されている。ＡＮＤゲート１８５７の駆動は
、加算器１８５６の内容をメモリーシステム１８５９の
メモリーアドレスレジスタ１８５８に転送させる。この
様に、ＢＡＲ＋９２のアドレスは、メモリーアドレスレ
ジスター８５８に転送される。前述の如く、このアドレ
スは、システムベースに位置される統合アクセス制御ポ
ィンタのアドレスである。ＩＡＣポインタは、メモリー
システム１８５９から読出される。位置指定ページ作動
用フリップフロップ１８５１からの出力信号は反転増中
装置１８８６により論理零に反転されて、この論理零は
更に、メモリーシステムの議出し／書込みフリップフロ
ップ１８８７を論理零にセットする（メモリー読出し動
作）為に使用される。この様に、メモリーシステムがメ
モリーアドレスレジスタ１８５８のロード動作を検出し
た後、メモリ一読出し動作が開始される。メモリー議出
し動作の結果、メモリーアクセス例外動作が生じ得る。
前述の如く、メモリーアクセス例外動作は、例外取扱機
構の作動を惹起する。この例外取扱機構は、もしこの様
な例外動作がメモリーシステムにより検出されると、メ
モリーアクセス例外フリッブフロップ１８６０のセット
動作により作動される。もしメモリー動作が通常の如く
完了すれば、メモリー動作完了フリップフロップ１８６
１が論理１にセットされて、メモリーから謙出されたＩ
ＡＣポィンタの内容は、メモリーデータレジスタ１８６
２に転送される。このメモリー動作完了フリップフロッ
ブ１８６１は、次にＡＮＤゲート１８６３を介してメモ
リーデータレジスタの内容の転送を駆動する。ＩＡＣポ
ィンタを表わすこれ等の内容は、第１６Ｃ図に示す如き
フオーマットとなる。ＩＡＣポインタのＭ旧Ｚフイール
ド１ ６３０は、算術論理演算装置１３１７に位置され
るコンパレータ１８６５に接続される。

このコンパレータ１８６５は、Ｍ旧Ｚフィールドを２進
数０の数値を含むレジスタ１８６４と比較する。もし等
しくない条件が検出されると、システムチェックフリッ
ブフロツプ１８６６は数値１にセットされる。もしコン
パレータ１８６５が等しい条件を検出する場合は、等し
い信号は、Ｇ番号１６３１の転送を駆動し、ＡＮＤゲー
ト１８６７を介してＩＡＣポィンタの変位フィールド１
６３２をＧレジスタ１８７３とＤレジスタ１８７４に対
して駆動する。

Ｄレジスタ１８７４への転送の為の論理回路については
以下に記述する。位置指定ページ作動用フリップフロッ
プ１８５１のセット動作は、最初のフリップフロップ１
８６９のセッテイングを惹起する。

このフリップフロップは、数値１にセットされて、Ｄレ
ジスタ１８７４が最初にロードされる事を表示する。こ
の様に、最初のフリツプフロップ１８６９の出力は、Ａ
ＮＤゲート１８６７の出力に沿ってＡＮＤゲート１８７
１に接続され、前記ＡＮＤゲートはＩＡＣポィンタのＤ
変位フィールドを含んでいる。ＡＮＤゲート１８７１を
介して、ＩＡＣポィンタの変位フィールドは、ＯＲゲー
ト１８７２を介してＤレジスタ１８７４に転送される。
最初のフリップフロップ１８６９の出力も又、ＡＮＤゲ
ート１ ８６７（ＩＡＣポィンタの変位フィールドを含
む）に沿ってＡＮＤゲート１８６８に接続される。この
様に、最初のポインターレジスタ１ ８７０は、ＡＮＤ
ゲート１８６８を介して、このポィンタから得る最初の
変位数値でロードされる。最初のポインターレジスタ１
８７０の使用については以下に記述する。又、最初のフ
リツプフロツプ１８６９の出力は、自体のリセット入力
に接続される。この様に、最初のフリップフロッブが論
理１にセットされ、かつ最初のポインターレジスタ１８
７０とＤレジスタ１８７８をロードさせた後、最初のフ
リップフロツプは次いで論理零にリセットされる。Ｇレ
ジスタ１８７３とＤレジスター８７４や一たんロードさ
れると、Ｇ、Ｄアクセス機構１８７５が作動する。

この機構は、ＧおよびＤレジスタにより与えられたアド
レスにおける主メモリーのフエツチをしてページディス
クリプタ（第１６Ｂ図参照）をフェッチさせる。この機
構は、主メモリーをして、前述の如くアドレス指定する
Ｇ、Ｄの規則に従ってフェッチさせる。Ｇ、Ｄアクセス
例外動作は、このメモリーのフェッチの結果として生じ
得る（例えば、セグメントから違法Ｇ−Ｄセグメントデ
ィスクリプタ）。この様な例外動作が検出されると、Ｇ
、Ｄアクセス例外フリツプフロップ１８７６は論理１に
セットされ、これは更に例外取扱装置機構を作動させる
。さもなければ、Ｇ、Ｄアクセスの完了と同時に、機構
１８７５はフェッチされたデータをページディスクリプ
タレジスタ１８７７に転送する。ページディスクリプタ
１８７７に転送されたデータは、第１６Ｂ図に示す如き
フオーマットである。ページデイスクリプタレジスタ１
８７７のロードの後、領域番号１６２２とページ番号１
６２４は、算術論理演算装置１３１７に位置されたコン
パレータ１８７８に入力される。

この時、ページ位置指定機構の開始時にロードされる領
域−ページレジスター８５２に位置された領域ページ番
号も又コンパレータ１８７８に入力される。もしコンパ
レータが一致する比較内容を見出すならば、所望のペー
ジディスクリプタがロードされ、機構その機能を完了す
る。この様に、コンパレータ１８７８の一致比較回線は
、位置指定ページ完了フリップフロッブ１８７９接続さ
れる。この信号は、このフリップフロップを論理１の状
態にセットして、ページ位置指定機構の完了を信号する
。もしコンパレータ１８７８が非一致条件を信号すると
、ＡＮＤゲート１８８０に接続された非一致信号は、次
のディスクリプタ１６２０のページデイスクリプタレジ
ス夕１８７７からコンパレータ１８８３へ、又ＡＮＤゲ
ート１８８５への転送を可能にする。

コンパレータ１８３３は、次のディスクリプタ１６２０
を最初のポィンタ１８７０と比較する。一致比較条件が
検出される場合、ページディスクリプタの全ポインター
チェーンが探索され、所望のページディスクリプタは位
置指定されない。この様な条件下では、所望の領域ペー
ジは主メモリー内になく、この為コンパレータ１８３３
の一致は、ページング例外フリップフロップ１８８４を
セットする為に使用される。この例外取扱機構は次にフ
リツプフロツプ１８８４のセツテイングにより作動され
る。ページデイスクリプタレジスタ１８７７からの次の
ディスクリプタ１６２０を含むＡＮＤゲート１ ８８０
の出力も又ＡＮＤゲート１ ８８５に接続される。

このＡＮＤゲートは、コンパレータ１８８３の非一致信
号により駆動される。この非一致条件は、各ポィンタの
ページディスクリプタチェーンの端末に到達しない時生
じる、この様に、非一致信号が論理１でない時、次のデ
ィスクリプターフィールドは、ＡＮＤゲート１８８３か
らＡＮＤゲートｉ８８２に転送される。ＡＮＤゲート１
８８ ２への他の入力は、反転増中装置１８８１から
の信号である。ＡＮＤゲート１８８１からのこの信号は
、最初のフリップフロップ１８６９の反転出力を表わす
。この様に、反転ＡＮＤゲート１ ８８ １による信号
出力は、最初のフリップフロップ１８６９が論理零にあ
るときに論理１にあり、従ってＡＮＤゲート１８８２は
次のディスクリプタフイールド１６２０をＯＲゲート１
８７２に転送し、これが更にＤレジスター８７４に接続
される様に駆動される。これ等の一連の論理ゲートを介
し、次のディスクリプターフィールドがページデイスク
リプタ１８７７からＤレジスタ１８７４に転送され、Ｇ
、Ｄアクセス機構はこの時再び作動可能となる。Ｇ、Ｄ
アクセス動作のサイクルは、この時再び作動され、新し
いページディスクリプタがフエツチされてページディス
クリプターレジスタ１８７７にロードされる。この新ら
しいページディスクリプタのフェッチ動作は、１８７８
のコンパレータが所望のページディスクリプタを検出す
るが、コンパレータ１８８３がページデイスクリプター
チエ−ソの端部を検出する迄繰返される。本文で述べた
ハードウェア／ファームウェアシステムの更に重要な２
つの要素は、第１９Ａおよび１９Ｂ図に示される。

第１９Ａ図のセットディスクリブ外よ、与えられたセッ
トの性状を記述する為に使用される。第１９Ａ図に示さ
れる如く、Ｐフィールド１８０２は、このセットのレコ
ードポインタのポインタークラス（モード）を記述する
２ビットのフィールドである。オーナーおよびメンバー
の全てのレコードは、与えられたセットに対して同じポ
インタークラスのポィンタを有する。セットディスクリ
プタ１８０３のオーナーポインタフイールドは、もしメ
ンバーレコードがオーナーレコード（第１５Ｃ図参照）
に対する「オーナーポィンタ」を含む場合に１セットさ
れる。「他のポインタ」フイールド１８０４は、オーナ
ーおよびメンバーレコードが最初の、最後の、次の、お
よび先のポィンタを持っているかどうかを記述する。「
セット編成モード」フィールドＫ１８０５は、現行のセ
ットに使用されているセット編成のモードを記述する。
「リング」セットのモードーこついてのみ本文により詳
細に開示する。然しながら、表鞠列又はリスト配列の如
きセット編成の為の他のモードへの拡張能力は存在する
。「変＆」フィールド１８０６は、メモリーにおけるレ
コードの初めからそのレコードにおけるポインターシー
ケンスの初め迄のオフセットを表わすのに使用される（
第１５Ａおよび１５Ｂ図参照）。第１９Ａ図に記述され
る如きセットディスクリプタは、ハードウエアノフアー
ムウェアに照合されたセットの記述を与えるセットで動
作する時、データベース命令により常にアクセスされる
。第１９Ｂ図に示す如きレコードディスクリプタは、レ
コードのある特性を記述する為に使用される。

Ｆフィールド１８２０は、レコードフオーマットの記述
の為に使用される。レコードのフオーマットは、第１５
Ａおよび１５Ｂ図に記述した如く、仮想メモリーレコー
ドがデータベースレコードのいずれかである。「レコー
ドタイプ」フイールド１８２１は、レコードのタイプを
表示し、第１５Ａおよび１５Ｂ図に示される如きメモリ
ーにおける実レコードのタイプフィールドにロードされ
る。「レコード長さ」フィールド１８２２は、どんな実
長さでレコードが主メモリーにあって第１５Ａおよび１
５Ｂ図に示す如き主メモリーレコードにロードされるか
を表示する。実際のデータベース命令は、第２０Ａ乃至
２０Ｆ図に示す如き６つのフオーマツトの１つである。

第２０Ａ図に示されるＧＲＯＰフオーマットは、「演算
コード１９１０」と、「零でなければならない」フィー
ルド１９１１と、「ベースレジスタ一番号１９１２と、
「補数コード」１９１２とを含んでいる。

「ベースレジスタ」はしコードのセグメント化されたア
ドレスを含んでいる。「補数コード」は「演算コード」
により記述される特定の命令のこれ以上の区別の為に使
用される。第２０Ｂ図に示されたＸＩフオーマットは、
演算コード１９２０と、演算コードのこれ以上の区別に
使用される補数コード１９２１と、アドレスシラプル１
９２２と、零でなければならないフィールド１９２３と
、論理的削除フィールド１９２４と、ポインターモード
フイールド１９２５と、ＢＲフィールド１９２６とを含
んで・いる。

ベースレジスタは、レコードのセグメント化されたアド
レスを含んでいる。アドレスシラブル１９２２は、その
いくつかの用途の為、動作されるべきセットのセットデ
ィスクリブタを指示する。アドレスシラブルは、前述の
如きアドレス生成の為の規則に従って、セグメント化さ
れたアドレスに生成される。第２０Ｃ図に示されたＰＸ
ＤＸフオーマツトは、演算コード１９３０と、これ以上
の区別に使用される補数コード１９３１と、１つのアド
レスシラブルＡＳＩ Ｉ９３２と、零でなければならな
いＭＢＺＩフイールド１９３３と、ベースレジスタ１９
３４と、２番目の零でなければならないＭＢＺ２フィー
ルド１９３５と、２番目のレジスタシラプルＡＳ２ １
９３６とからなる。

再びベースレジスタはしコードのセグメント化されたア
ドレスを含んでいる。第１のアドレスシラプルＡＳＩ
Ｉ９３２はセットデイスクリプタを指示する。第２のア
ドレスシラブルＡＳ２１９３６は２進数整数のアドレス
指定に使用される。第２０Ｄ図に示されたＢＲＸフオー
マツトは、演算コード１９４０と、命令を更に区別する
為に使用されるタイプフィールド１９４１と、ベースレ
ジスタフイールド１９２４と、アドレスシラブル１９４
３とを含んでいる。

このベースレジスタは、レコードのセグメント化された
アドレスを含んでいる。このアドレスシラプルは、セッ
トディスクリプタをアドレス指定する為に使用される。
第２０８図に示されるＤＸＧＲフオーマットは、演算コ
ード１９５０と、命令を更に区別する為に使用されるタ
イプフィールド１９５１と、第１のベースレジスタ番号
ＢＲＩ Ｉ９５２と、アドレスシラブル１９５３と、零
でなければならないＭＢＺＩフィールド１９５４と、第
２のベースレジスタ番号ＢＲ２ １９５５と、「前後−
最初最後」フィールド１９５６と、第２の零でなければ
ならないＭＢＺ２フィールド１９５７とを含んでいる。

２つのベースレジスタは、メモリーに位置する２つの異
なるレコードをアドレス指定する為に使用される。アド
レスシラブルは、セットディスクリプタのアドレス指定
に使用される。「前後−最初最後」フィールドは、セッ
ト内のレコードの所望の位置設定を記述する。第２０Ｆ
図に示すＯＰＤＤフオ−マットは、演算コード１９６０
と、特定のデータベース動作の記述に使用される原始フ
ィールド１９６１と、命令を更に区別する為に使用され
るタイプフイールド１９６２と、ポインターフイールド
の記述に使用されるＰフィールド１９６３と、オーナー
およびメンバーレコードの他のポインタを記述する「最
初最後−次、先」ポインターフイールド１９６５と、ポ
インターシーケンスの初めに対するオフセットを記述す
る変位フィールド１９６６と、ベースレジスタ番号を含
むＢＲフィールド１９６７とを含んでいる。

このベースレジスタは、主メモリーにおけるレコードの
セグメント化されたアドレスを含んでいる。セット条件
テスト命令は２つのハードウェア／ファームウェア編成
機械命令からなり、この命令はセット空テスト動作およ
びメンバー挿入テスト動作とを編成する。

２つの個別の命令は、別々に相互に無関係に実行され、
夫々０１セットの実体（セット空テスト）又は‘２’セ
ット内へのメンバーレコードのリンク（メンバ−挿入テ
スト）のテストに用いられる。

両命令とをＸＩ命令（第２０ｂ図）であって、そＸＩ命
令が「セット空テスト」であるか「メンバー挿入テスト
」であるかは、その演算コードによって決定される。こ
れらＸＩ命令の両形式は、そのレコードがテストされる
べきセットを指示するセットディスクリプタ（ＳＤ、第
１９ａ図）を得ることによって実現される。このセット
ディスクリプタはＸＩ命令のアドレスシラプル（ＡＳ）
によって指示される。ＳＤをフェツチしてその変位（Ｄ
）をＸＩ命令で識別されたベースレジスタの内容と組み
合わせ関連するレコードのポィンタシーケンスの最初を
位置決めする。即ちこの両方の命令は、ベースレジスタ
ＢＲに沿ってレコード（セット空テスト動作の為のオー
ナーレコード、メンバー挿入テスト動作の為のいずれか
のレコード）のポインターシーケンスに対するアクセス
を許容するセットディスクリプタ（第１８Ａ図参照）を
フェッチする。この２つの命令の第１のもの、セット空
テスト命令に対しては、ポインターシーケンス（第１５
Ｅ乃至１５日図参照）におけるポインタのセット端（Ｅ
ＯＳ）ビットは、セットが空かどうか（メンバーレコー
ドがない）を表示する。セット空テスト命令は、セット
端ビットの数値に基いて条件コードをセットする。セッ
ト条件テスト命令の２番目のメンバー挿入テスト命令に
ついて、ポインターシーケンスにおけるポインタの非挿
入ビット（第１５Ｅ乃至１５日図参照）が、指示された
レコードが現在参照されたセットのメンバーであるかど
うかを決定する為に使用される。条件コ−ドは、非挿入
ビットの数値に従ってセットされる。これ等命令の両方
共、第２０８図に示す如きＸＩフオーマット形態である
。第２１図は、データベースセット条件テスト命令、即
ちセット空テスト命令の第１の命令の為のファームウェ
アのフローチャートを示す。ファームウエアのフローチ
ャートを示す。ファームウェアのフローチャートの演算
２００１は、命令のフオーマツトをチェックする。次い
で、演算２００３乃至２００５は、命令のアドレスシラ
プルＡＳにより指示されるセットディスクリプタをフェ
ッチし、前記セットディスクリプタについてある予備チ
ェックを行う。演算２００７は、セットデイスクリブタ
（レコードのポインターシーケンスを位置指示する一第
１５Ａ，１５８および１９Ａ参照）から得られる変位１
８０６によりインデックスされた命令で識別されるベー
スレジスタＢＲによりアドレス指定されるポィンタをフ
ェツチする。演算２００９においては、ベースレジスタ
により指示されたレコ−ドがそれ自体セットの１メンバ
ーである事を知る為にチェックが行われる。このチェッ
クは、２００７においてフエツチされたポィンタである
非挿入ビットのテストにより行われる。

もしこのレコードがたしかに挿入されると、２００７で
フエツチされたポインタのセット端ビットがチェックさ
れる演算２０１１に対してファームウェアが移動する。
もしセット端ビットが１である事が判れば、このセット
はメンバレコードを持たず、ファームウェアは、状態レ
ジスタ２０７４第２図参照）の条件コードが零にセット
される演算２０１２にブランチする。もしセット端ビッ
トが演算２０１１において零である事が判れば、ファー
ムウェアは、条件コード、状態レジス夕が１にセットさ
れて、このセットが現在挿入されたメンバレコードを有
する事を表示する演算２０１４にブランチする。命令は
、演算２０１２又は２０１４に続いて演算２０１３又は
２０１５で完了される。第２１図を更に詳細に見れば、
最初に演算２００１において、命令（第２０Ｂ図参照）
のＭＢＺフィールド１９２３が零であるかチェックされ
る。

この零に対するチェックは、命令フヱッチ装置（１３Ａ
図ＩＦＵ１３１８参照）から命令を算術論理演算装置１
３１７のレジス外こ転送する事により行われる。このレ
ジスタで行われたハードウェアチェックによりＭ旧Ｚが
零でない事が見出した場合、ファームウェアは、第２１
図、２００２に示す例外取扱装置に対するブランチ動作
を行う。この例外動作は、違法のフオーマットフィール
ド例外動作と呼ばれる。（「データ例外取扱装置」と題
する米国特許出願第 号参照）。もしＭ旧Ｚが零であ
れば、ファームウェアは２００３に進み、こ）で３バイ
トの主メモリーに対するフェツチが、命令のアドレスシ
ラブルＡＳＩ９２２により決定されるアドレスにおいて
行われる。

セグメント化されたアドレスへのアドレスシラブルの生
成については、「セグメントアドレス生成」および「内
容アドレスメモリーを使用するアドレス生成技術」と題
される米国特許出願第４２５３５６号と第２８３６１１
号に記述されている。このアドレス生成は、アドレス制
御装置（第１ ３Ａ図、ＡＣＵ１３ １ ９参照）にお
いて実施される。主メモリーに対するフェッチの結果、
メモリーアクセス例外動作が第２１図、２００４に示す
如く生じ得る。メモリーアクセス例外のある例は、セグ
メントから、セグメントがなければ主メモリーから行わ
れる。フェッチされた３バイトは、第１９Ａ図に言己述
した如く、セットディスクリプタを構成する。第２１図
に示す次の動作は、Ｋビットが零に等しいかを知る為に
セットディスクリプタ（第１９Ａ図参照）のＫビット１
８０５のチェックである。このチェックは、主メモリー
からフェッチされたセットディスクリプタをデータ管理
装置（第１３Ａ図、１３２１参照）から算術論理演算装
置１３１７に転送する事により行われる。もしセットデ
ィスクリプタのＫビット部分が零でない事が判れば、利
用不可能セット特性例外２００６が生じる。もしＫビッ
トが零であれば、ファームウェアは、第２１図に示す如
く２００７に進み、この場合、主メモリーへのフェツチ
が、命令のベースレジスタＢＲＩ ９ ２ ６プラスセ
ットデイスクリプタ（第１９Ａ図参照）の変位フィール
ド１８０６の内容により与えられるアドレスにおいて行
われる。

フエツチが行われるこのアドレスは、命令により照合さ
れるレコードのポインターシーケンス（第１５Ｄ図参照
）における「第１のポインタ」のアドレスである。シス
テムの規則により、オーナーポィンタにより所有される
セットが現在挿入されるメンバーを持たぬならば、オー
ナーポインタのポインタシーケンスの第１のポィン外ま
、オーナーレコード自体を指示する。この様に、オーナ
ーポインタにより所有されるセットに現在挿入されるメ
ンバーがなかった場合は、ポインタがオーナーレコード
を指示した為、ＥＯＳビットが第１のポィンタにセット
される事になる。この主メモリーフェッチの結果、メモ
リーアクセス例外動作２００８が生じる。主メモリーか
らフェッチされたオーナーポィン夕は、主メモリーフェ
ッチ機構の一部としてデータ管理装置１３１９に対して
主メモリーから最初に転送され、次にファームウェア制
御下で算術論理装置１３１９に転送される。変位フィー
ルド（１８０６、第１９Ａ図参照）のベースレジスタの
内容への加入は、アドレス制御装置１３１９において実
施される。ファームウェアは第２１図に示された２００
９に進み、この場合、演算２００７でフェッチされた算
術論理装置に転送されるポインターのビットーの第２の
ビットは、それが零に等しいかを知る為にチェックされ
る。ポィンタの非挿入ビットであるこのビットが１に等
しければ、ベースレジス外こよりアドレス指定されたレ
コードはそれ自体セットのメンバーでなく（この場合、
セットのオーナー）、ファームウェアは例外取扱装置２
０１０へのブランチを行い、非挿入例外動作を通知する
。演算２００９において、もし非挿入ビットが零に等し
い事が判れば、ファームウェアは演算２０１１にブラン
チし、この場合演算２００７でフェッチされたポインタ
のビット番号零の第１のビットが検査される。

このビットは、ポィンタのＥＯＳ（セット端）である（
第１５６乃至１５日図参照）。算術論理装置においてな
されるチェックが、ＥＯＳビットが１に等しい事を検出
する場合、ポィンタはオーナーレコードを指示し、こう
してセットは現在挿入されたメンバーは持たない。この
場合、ファームウェアは演算２０２１にブランチし、こ
）で状態レジスタ２０７の条件コードが零にセットされ
る。演算２０１２に続いて、ファームウェアは２０１３
にブランチし、こ）で命令が完了し、制御は次の命令に
転送される。演算２０１１においては、もしＥＯＳビッ
トが零である事が判ったら、演算２００７でフェッチさ
れたポィン外まオーナーポィンタを指示せず（即ち、メ
ンバーレコードを指示する）、ステップ２０１４へのブ
ランチが行われ、こ）で条件コード１にセットされる。
次いで、ファームウェアは、演算２０１５にブラツチし
、こ）で命令が完了し、制御は次の命令に転送される。
第２２図は、メンバー挿入テスト命令であるセット条件
テスト命令の第２の命令に対するファームウェアのフロ
ーチャートを示す。

ファームウェアのフローチャートの演算２１０１は、命
令のフオーマツトをチェックする。次いで、演算２１０
３乃至２１０５は、命令のアドレスシラブルＡＳＩ９２
２により指示されたセットディスクリプタをフエツチし
、そのセットディスクリプタについてある予備チェック
を行う。演算２０１７は、命令のベースレジスタＢＲＩ
９２６によりアドレス指定され、セットディスクリプタ
から得る変位（レコードのポインターシーケンスを位置
指定する、第１５Ａ，１５Ｂおよび１９Ａ図参照）によ
りインデックスされたポィンタをフェッチする。次に、
演算２１０９は、２１０７においてフエツチされたポイ
ンタの非挿入ビットをチェックする。もしこのビットが
１にセットされれば、べ」スレジス夕ＢＲにより指示さ
れるレコードは参照されたセットに現在挿入されず、演
算２１１２へのブランチが行われ、こ）で状態レジスタ
の条件コードは１にセットされて、命令が完了する。２
１０７においてフェツチされたポィンタの非挿入ビット
が零である事が判れば、ベースレジスタＢＲにより指示
されたレコードはセットに現在挿入され、ファームウェ
アは演算２１１川こブランチし、こ）で状態レジスタの
条件コードが零にセットされる。

こうして、状態レジスタの条件コード位置における零は
、指示されるレコードが参照されたセットに挿入されて
いた事が判った事を表示する。従って命令は完了する。
更に詳細に第２２図を見れば、最初演算２１０ １にお
いては、命令のＭＢＺフィールド１ ９２３（第１９Ｂ
図参照）は零である事をチェックされる。この零のチェ
ックは、命令フェッチ装置（第１３Ａ図、ＩＦＵ１３１
８参照）から算術論理演算装置１３１７におけるレジス
タに対して命令を転送する事により行われる。

もしこのレジスタにおいて行われたハードウエアチェッ
クでＭＢＺが零でない事が見出されたならば、ファーム
ウェアは、第２２図の２１０２に示す如き例外取扱装置
にブランチ動作する。この例外動作は、違法のフオーマ
ットフイールド例外と呼ばれる（「データ例外取扱装置
」と題される米国特許出願第 号参照）。もし
ＭＢＺが零であれば、ファームウェアは２１０３に進み
、こ）で３バイトの主メモリーに対するフェツチが、命
令のアドレスシラブルＡＳＩ９２２により決定される１
アドレスで行われる。このアドレスシラブルの生成は、
アドレス制御装置１３１９においてなされる。主メモリ
ーに対するフェッチの結果、メモリーアクセス例外動作
は、第２２図の２１０４に示す如く生じる。フェッチさ
れた３バイトは、第１９Ａ図に記述される如くセットデ
ィスクリプタを構成する。第２２図に示される次の動作
は、Ｋビットが零に等しい事を知る為にセットディスク
リブタのＫビット１８０５のチェックである。このチェ
ックは、この時メモリーフェッチ機構動作の結果データ
管理装置１３２１に位置される主メモリーからフヱツチ
ミれたセットディスクリプタを、算術論理演算装置１３
１７に対して転送する事により行われる。もしセットデ
ィスクリプタのＫビット部分が零でない事が見出される
と、利用不可能なセット機能例外２１０６が生じる。Ｋ
ビットが零であれば、ファームウェアは第２２図に示す
如き２１０７に進み、こ）で主メモリーへのフェツチは
、命令フオ−マットに見出されるベースレジスタＢＲＩ
９２６の内容プラスセットディスクリプタの変位フィ
ールド１８０６により与えられるアドレスで行われる。

フェッチが行われるアドレスは、命令により参照される
レコードのポインターシーケンス（第１５Ｃおよび１５
Ｄ図参照）におけるポインタのアドレスで行われる。こ
の主メモリーフェツチの結果として、メモリーアクセス
例外動作２１０８が生じる。変位フィールド１８０６の
ベースレジスタ内容に対する加算は、アドレス制御装置
１３１９において実施される。ファームウェアは、第２
２図に示される２１０９に進み、こ）で動作２１０７に
おいてフェツチされたポインタがデータ管理装層１３１
９から算術論理演算装置１３１７に転送される。

算術論理演算装置においては、フェッチされるポィンタ
のビット番号１である第２のビットは、ハードウェア／
ファームウェアにより零に対して比較される。このビッ
トは、ポィンタの非挿入ビットである（第１５Ｅ乃至１
５日図参照）。もしファームウェアによりこのビットが
零に等しい事が検出されるならば、参照されたレコード
は参照セットに現在挿入されファームウェアは演算２１
１川こブランチする。演算２１１川こおいては、状態レ
ジスタ２０７の条件コードは零にセットされて、レコー
ドがセットに挿入される事を示す。演算２１１０１こ続
いて、ファームウェアは演算２１１１にプランチし、こ
）で命令が完了し、制御は次の命令に転送される。演算
２１０９にある場合は、非挿入ビットが１である事が見
出されて命令により参照されるレコードは現在セットの
メンバーでない事を示し、ファームウェアは、演算２１
１２にブランチし、状態レジスタの条件コードを１にセ
ットしてこの条件を表示する。演算２１１２に続いて、
ファームウェアは２１１３にブランチし、こ）で命令は
完了し、制御は次の命令に転送される。次に第２３図に
おいて、本発明のセット空テスト命令を編成する為に必
要とされるハードウエアのブロックダイアグラムが示さ
れる。

セット空テスト命令ディテクタ２３０１により表示され
るセット空テスト命令の受取りと同時に、この命令は命
令バッファ２３０２に一時的に記憶される。この命令バ
ッファは、中央処理装置１０４の命令フェッチ装置１３
１８に位置される。前述の如く、セット空テスト命令は
、第２０Ｂ図に示すＸＩフオーマツトの形態である。Ｍ
ＢＺフイールド１９２３は、コンパレータ２３０３によ
り０ビット２３０４と即時接続される。もしコンパレー
タ２３０３が不一致信号を与えるならば、違法フオーマ
ットフィールド例外動作が検出され、違法のフオーマッ
トフイールドフリツプフロツプ２３０５がセットされ、
これにより例外取扱機構の動作を惹起する。次し、で、
セット空テスト命令の実行が完了される。もしコンパレ
ータ２３０３が一致比較動作を表示すればセット空テス
ト命令の例外動作は以下に記述される如く継続する。セ
ット空テスト命令デイテクタ２３０１によるセット空テ
スト命令の検出動作は、又ディスクリプタ議出しフリツ
プフロツプ２３０８の出力を論理１にセットする。

このフリツプフロツプの出力は、ディスクリプタ論出し
信号と呼ばれる。ＡＮＤゲート２ ３ ０ ６は、ディ
スクリプタ談出し信号とコンパレータ２３０３の一致信
号により、アドレスシラプル１９２２をＯＲゲート２３
４４転送する様に駆動される。ＯＲゲート２３４４の出
力は、更にアドレス制御装置２３０７に接続される。ア
ドレスシラブルが与えられると、アドレス制御装置２３
０７は「セグメント化されたアドレス生成」と題された
米国特許出願に記述した如く、前記アドレスシラブルを
メモリーアドレスに翻訳する。アドレス制御装置２３０
７により生成されたメモリーアドレスは、メモリーアド
レスレジスタ２３０９に転送される。メモリーアドレス
レジスタ２３０９の内容は、更にメモリリーシステムの
メモリーアドレスレジスタ２３１０‘こ転送される。又
、セット空テスト命令デイテクタ２３０１は反転ＡＮＤ
ゲート２３１ １に接続され、これは更にメモリーシス
テムの議出し／書込みフリップフロップ２３１２に接続
される。論理１であるセット空テスト命令ディテクタ信
号は、論理０であるゲート２３１１の出力をもたらし、
これにより議出し／書込みフリツプフロツプ２３１２を
数値０にセットさせる。メモリーシステム２３１３が、
メモリーアドレスレジスタ２３１０がロードされ、講出
し／書込みフリップフロップ２３１２が論理０にセット
される事を検出した時、メモリ一読出し動作が開始され
る。メモリーシステムの動作は、「セグメント化された
アドレス生成と題される米国特許出願に記述されている
。メモリー動作の結果、メモリーアクセス例外動作は、
「セグメント化されたアドレス生成」と題された特許出
願に記述される如くに生じる。もしこの様な例外動作が
生じれば、メモリーアクセス例外フリップフロップ２３
１４は論理１にセットされよう。例外動作の取扱い」と
題される米国特許出願に記載される如く、この例外動作
取扱装置が作動される。さもなければ、このメモリー動
作は通常完了し、メモリー動作完了フリップフロップ２
３１５は論理１にセットされる。メモリー動作のフリツ
プフロップ２３１５を論理１の状態に切替えると同時に
、メモリーシステム２３１３からのデータ議出しは、メ
モリーデータレジスタ２３１６への転送を完了する。メ
モリー動作完了フリップフロップ２３１５の、論理１で
あるディスクリプタ議出し信号に沿って論理１への切替
え動作は、ＡＮＤゲート２３１７をしてＫフイールド１
８０５（セット編成モード、第１９Ａ図参照）をコンパ
レータ２３１８に転送させる。

もしコンパレータ２３１８によりＫフィールドが０に等
しくない事を見出した時、その不一致信号は利用不能な
セット機能例外フリップフロツプ２３３２をセットする
。さもなければ、ディスクリプタ議出し信号およびメモ
リー動作完了信号に従うコンパレータ２３１８の一致信
号は、ＡＮＤゲート２３２６をしてメモリーデータレジ
スタ２３１６から、丁度読出されたセットディスクリプ
タの変位フィールドは、ＡＮＤゲート２３２６が接続さ
れる変位レジスタ２３２３に転送される。又、メモリー
動作完了フリップフロッブ２３１５の出力がディスクリ
プタ議出しフリップフロツプ２３０８のリセット入力に
接続される事も判る。この様に、メモリー動作完了フリ
ップフロップ２３１５の論理１への切替え動作はディス
クリブタ読出しフリツプフロツプ２３０８を数値０に下
げる。ディスクリプタ議出し信号が反転ＡＮＤゲート２
３３８に接続される為、ディスクリブタ読出し信号の数
値０へのこの引下げ動作は、反転ＡＮＤゲート２３３８
の出力１を数値１に引上げさせ、ＡＮＤゲート２３３８
の出力がボインタ講出しフリップフロツプ２３２０のセ
ット入力に接続される為、ポィンタ議出しフリップフロ
ップ２３２０を論理１の状態にセットする。このフリツ
ブフロツプ２３２０の出力は、ポィンタ議出し信号と呼
ばれる。命令バッファ２３０２のベースレジスタフィー
ルド１９２６は、ＡＮＤゲート２３２１に接続される。
このＡＮＤゲートはポィンタ講出し信号により駆動され
る。この様に、ポィンタ議出し信号を論理１に引上げる
動作により、ベースレジスタフイールドＢＲＩ ９２６
はＡＮＤゲ−ト２３２１の結合部を介してアドレス制御
装置２３０４のベースレジスタ入力２３２２に転送させ
る。アドレス制御装置２３０７がベースレジス夕ＢＲの
入力２３２２におけるベースレジスタ番号を与えられる
時、その結果生じる動作は、その番号が入力される前記
ベースレジス夕の内容からの読出しである。この動作は
、典型的なスクラッチパッドメモリー読出し動作である
。アドレス制御装置からのベースレジスタ内容出力は、
アドレス制御装置のベースレジスタ出力レジスタ２３２
４に出力される。ベースレジスタの出力レジスタ２３２
４の出力は、更に加算装置２３３９に入力される。この
加算装置に対する他の入力は、既にロードされた変位レ
ジスタ２３２３である。次いで、この加算装置２３３９
は、ベースレジス夕の内容を変位部に加算し、ポィンタ
読出し信号により駆動されるＡＮＤゲート２３２５を介
してその為値をＯＲゲート２３４４に出力する。ＯＲゲ
ート２３４４の出力は、更にアドレス制御装置２３０７
に接続される。セグメント化されたアドレスが与えられ
、変位がべ−スレジスタの内容（第２図参照）に加算さ
れる時得られる様に、アドレス制御装置はセグメント化
されたアドレスを、「セグメント化されたアドレス生成
と題する特許において記述される如く、絶対メモリーア
ドレスに翻訳する。この様に、アドレス制御装置２３０
７の出力は、再びメモリーアドレスレジス夕２３０９と
、更にメモリーシステム２３１３のメモリーアドレスレ
ジスタ２３１０１こ対して転送されたアドレスである。
再び、メモリーシステム２３１３が、そのメモリーアド
レスレジスタ２３１０が新らしいアドレスをロードされ
、かつ読出し／書込みフリップフロップ２３１２が論理
０にある事を検出する時、メモリ一読出し動作が開始さ
れる。

メモリーシステムの動作は、「セグメント化されたアド
レス生成」と題された特許出願に記述されている。メモ
リ一読出し動作の結果として、メモリーアクセス例外動
作は、「セグメント化されたアドレス生成」と題された
特許出願に記述された如く生じる。この様な例外動作が
生じる場合は、メモリーアクセス例外フリップフロップ
２３１４が論理１の状態にセットされる。例外取扱装置
は、「例外取扱装置」と題された特許出願に記述された
如くに作動される。さもなければ、メモリー動作は通常
完了し、メモリー動作完了フリツプフロップ２３１５は
論理１の数値にセットされる（メモリー動作完了フリッ
プフロップ２３１５は、どのメモリー動作の開始と同時
に論理０にリセットされる）。メモリー動作の完了後、
仮想メモリーレコード又はデータベースレコードのポィ
ンタ（第１５Ｅ，１５Ｆ，１５Ｇおよび１５日図参照）
を表示するメモリーシステムからのデータ読出しがメモ
リーデータレジスタ２３１６に転送される。メモリーシ
ステムから丁度謙出され、メモリーデータレジスタ２３
１６に転送されるポィンタのビット番号１は、ＡＮＤゲ
ート２３３５に綾綾される。このビットは、ポィンタの
非挿入ビットである（フィールド１５４１，１５５１、
又は１５７１）。ゲート２３３５は、ポインタ議出し信
号およびメモリー動作完了フリップフロッブ２３１５に
より駆動され、コンパレータ２３４川こ接続される。こ
の様に、この命令の実行の間実施された第２のメモリー
動作の完了時に読出されたポィンタのビット番号１はコ
ンパレータ２３４川こ入力されてコンパレータへの他の
入力は０ビット２３３３となる。もしコンパレータがビ
ット番号１が０と等しくない事を見出すならば、コンパ
レータ２３４０の不一致信号は、非挿入例外フリップフ
ロップ２３４１をセットする。例外取扱機構は次いで作
動される。メモリ−システムから丁度読出され、メモリ
ーデータレジスタ２２１６に転送されたポィンタビット
番号０は、ＡＮＤゲート２３４３に接続される。

ビット番号川ま、ポィンタのセット端（ＥＯＳ）ビット
である（第１５Ｅ乃至１５日図、フィールド１５４０，
１５５０，１５６０および１５７０参照）。ゲート２３
４３は、ポィンタ読出し信号およびメモリー動作完了フ
リップフロップ２１３５により駆動される。この様に、
この命令の実行において実施される第２のメモリー動作
の完了時に、読出さたポィン夕のビット番号川ま、ＡＮ
Ｄゲート２３４３を介して転送され、コンパレータ２３
２７に入力される。コンパレータ２３２７への他の入力
は１ビット２３４２である。又、メモリー動作完了フリ
ップフロッブ２３１５はＡＮＤゲート２３２８へ接続さ
れる事が判る。

このゲートは、ポィンタ読出し信号により駆動される。
ＡＮＤゲート２３２８の出力は、セット条件コードフリ
ツプフロツブ２３２９に接続される。このフリップフロ
ツプ２３２９は、第２のメモリー動作が完了した後（テ
ストセット空命令によりアドレス指定されたポインタの
読出し）、論理１にセットされる。セット条件コードフ
リツプフロツブ２３２９の出力は、ＡＮＤゲート２３３
０に続される。ＡＮＤゲート２３３０への他の入力はコ
ンパレータ２３２７の不一致信号である。この様に、も
しコンパレータ２３２７がメモリーから読出されたポィ
ン夕のビット番号０が１の数値に等しい事を見出すなら
ば、不一致信号は、論理０であり、従って数値０がＡＮ
Ｄゲート２３３０から条件コードレジスタ２３３６に転
送される。条件コードレジスタが、実際に第２図に示す
状態レジスタ２０７の最初の２ビットである事に留意さ
れたい。もしコンパレータ２３２７は読出されたポィン
タのビット番号０が０の数値である事を見出すならば、
コンパレータ２３２７の不一致信号は論理１であり、従
って１の数値がＡＮＤゲート２３３０を介して条件コー
ドレジスタ２３３６に転送される。

又、セット条件コードフリツプフロツプ２３２９の論理
１への切替えも、フリップフロツプ２３２９の出力が接
続される命令完了フリップフロップ２３３７をして、条
件コード数値が条件コードレジスタ２３３６にセットさ
れると同時に、論理値１にセットさせる。

命令完了フリッブフロツプ２３３７における論理１への
セッティングは、セット空テスト命令の完了を表示する
。次に第２４図において、本発明のメンバー挿入テスト
データベース命令を編成する為に必要なハードウエアの
ブロックダイヤグラムが示される。

メンバー挿入テスト命令ディテクタ２４０１により表示
される如きメンバー挿入テスト命令の受取りと同時に、
この命令は、命令バッファ２４０２に一時的に記憶され
る。この命令バッファは、中央処理装置１０４の命令フ
ェッチ装置１３１８に位置される。前述の如く、命令バ
ッファ２４０２に転送されたメンバー挿入テスト命令は
、第２０Ｂ図に示されるＸＩフオーマットの形態である
。Ｍ滋フィールド１９２３は、コンパレータ２４０３に
より○ビット２４０４と即時比較される。もしコンパレ
ータ２４０３が不一致信号を与える場合、違法のフオー
マットフィールド例外が検出され、違法のフオーマツト
フイールドフリツプフロツプ２４０５がセットされ、こ
れにより例外取扱機構の動作を惹起する。次にメンバー
挿入テスト命令の実行が完了する。もしコンパレータ２
４０３が一致比較内容を示すならば、メンバー挿入テス
ト命令の実行が下記の如く継続する。又、メンバー挿入
テスト命令ディテクタ２４０１によるメンバー挿入テス
ト命令の検出も、ディスクリブタ読出しフリツプフロッ
プ２４０８の出力を論理１にセットする。

このフリツプフロップの出力は、ディスクリプタ論出し
信号と呼ばれる。ＡＮＤゲート２４０６は、ディスクリ
プタ論出し信号およびコンパレータ２４０３の一致信号
により駆動されて、ＯＲゲート２４２３を介してアドレ
スシラブル１９２２をアドレス制御装置２４０７に転送
する。アドレスシラブルを与えられると、アドレス制御
装置２４０７は、前記アドレスシラブルをメモリーアド
レスに翻訳する。アドレス制御装置２４０７により生成
されるメモリーアドレスは、メモリーアドレスレジスタ
２４０９に転送される。メモリーアドレスレジスタ２４
０９の内容は、更にメモリーシステムのアドレスレジス
タ２４１０に転送される。メンバー挿入テスト命令ディ
テクタ２４０１も又、メモリーシステム謙出し／書込み
フリツプフロツプ２４１２に対して更に接続される反転
ＡＮＤゲート２４１１に接続されている。

論理１であるテストメンバー命令デイテクタ信号は、論
理０のゲート２４４の出力を生じ、これにより読出し／
書込みフリツプフロツプ２４１２を生じ、数値０にセッ
トされる。メモリーアドレスレジスタ２４１０がロード
され、読出し／書込みフリツプフロツブ２４１２が論理
０にセットされる事をメモリーシステム２４１３が検出
する時、メモリー謙出し動作が開始される。メモリーシ
ステムの動作は、「セグメント化されたアドレス生成」
と題される特許出願に記述されている。メモリー動作の
結果として、メモリーアクセス例外動作は、「セグメン
ト化されたアドレス生成」と題される特許出願に記述さ
れる如くに生じる。もしこの様な例外動作が生じる場合
は、メモリーアクセス例外フリツプフロツプ２４１４が
論理１にセットされる。「例外取扱い法」と題される特
許出願に記述される如く、例外取扱装置が作動される。
さもなければ、メモリー動作は通常完了し、メモリー動
作完了フリップフロップ２４１５は論理１にセットされ
る。メモリー動作完了フリップフロップ２４１５の論理
１の状態への切換えと同時に、メモリーシステム２４１
３から読出されたデータは、メモリーデータレジスタ２
４１６に転送を完了する。メモリー動作完了フリップフ
ロップ２４１５の論理１への切替動作は、論理１である
ディスクリブタ読出し信号と共に、メモリーシステムか
ら丁度読出されたセットディスクリプタのＫフィールド
１８０．５（セット編成モード、第１９Ａ図参照）をメ
モリーデータレジスタ２４１６からＡＮＤゲート２４
１ ７を介してコンパレータ２４１８に転送させる。

コンパレータ２４１Ｍこ対する他の入力は、１セットの
０ビット２４３１である。もしコンパレータ２４１８に
よりＫフィールドが０に等しくない事を見出すならば、
その不一致信号は利用不能セット機能例外フリップフロ
ツプ２４３２をセットする。このフリツプフロップのセ
ツティングは、例外取扱機構を作動させる。さもなけれ
ば、コンパレータ２４１８の一致信号はディスクリプタ
謙出し信号およびメモリー動作完了信号と共に、ＡＮＤ
ゲート２４２６を駆動して丁度読出されたセットディス
クリプタの変位フィールド１８０６をＡＮＤゲート２４
２６が接続される変位レジスタ２４３５に転送する。又
、メモリー動作完了フリッブフロツプ２４１５の出力が
ディスクリブタ読出しフリップフロップ２４０８のリセ
ット入力に接続されている事も判る。

この様に、メモリー動作完了フリップフロップ２４１５
の論理１への切替えにより、ディスクリプタ議出しフリ
ップフロップ２４０８を数値０へ引下げる。ディスクリ
プタ議出し信号が反転ＡＮＤゲート２４３８に接続され
る為、ディスクリプタ議出し信号の数値０への引下げに
より、反転ＡＮＤゲート２４３８の出力を数値１に引上
げさせ、こうしてＡＮＤゲート２４３８の出力がポイン
タ論出しフリツプフロップ２４２０のセット入力に接続
される為、ポインタ議出しフリツプフロツプ２４２０を
論理１の状態にセットする。このフリツプフロップ２４
２０の出力は、ポィンタ議出し信号と呼ばれる。命令バ
ッファ２４０２のＢＲベースレジスタフイールド１ ９
２ ６は、ＡＮＤゲート２ ４ ２ １に接続される
。

このＡＮＤゲートは、ポインタ読出し信号により駆動さ
れる。この様に、ポィンタ議出し信号の論理１への引上
げにより、ベースレジスタフイールドＢＲＩ９２６はＡ
ＮＤゲート２４２１の結線部を介してアドレス制御装置
２４０７のＢＲベースレジスタ入力２４２２に転送させ
られる。アドレス制御装置２４０７がベースレジスタ番
号をそのＢＲベースレジスタ入力２４２２において与え
られる時、その結果生ずる動作は、その番号が入力され
る前記ベースレジスタの内容からの講出しである。この
動作は典型的なスクラッチパツドメモリ一読出し動作で
ある。アドレス制御装置から出力されたベースレジスタ
内容は、ベースレジスタ出力レジスタ２４２４に対して
出力される。このベースレジスタの出力レジスタ２４２
４は更に加算装置２４３９に対する２つの入力の１つを
構成する。加算装置２４３９に対する他の入力は、変位
レジスタ２４３５である。加算装置２４３９は、これ等
２つの入力を加算し、かつこれをポィンタ議出し信号に
より駆動されるＡＮＤゲート２４２５を介してＯＲゲー
ト２４２３に転送する。

次いでＯＲゲート２４２３の出力は、アドレス制御装置
２４０７に入力される。ベースレジスタの内容と一変位
が加算される時（第２図参照）得られる如くセグメント
化アドレスを与えられる時、アドレス制御装置は、「セ
グメント化されたアドレス生成法」と題された特許に記
述される如く、セグメント化アドレスを絶対メモリーア
ドレスに翻訳する。この様に、アドレス制御装置２４０
７の出力は、再びメモリーアドレスレジスタ２４０９に
対し、更にメモリーシステム２４１３のメモリーアドレ
スレジスタ２３１川こ対して転送された１アドレスであ
る。再び、メモリーシステム２４１３が、そのメモリー
アドレスレジスタ２４１０が新らしいアドレスをロード
され、かつ議出し／書込みフリップフロップ２４１２が
論理０にある事を検知する時、メモリー読出し動作が開
始される。

メモリーシステム動作については、「セグメント化され
たアドレス生成法」と題する特許出願において記述され
ている。メモリー議出し動作の結果、メモリーデータア
クセス例外動作は、「セグメント化されたアドレス生成
法」と題された特許出願に記述された如くに生ずる。も
しこの様な例外動作が生じる場合は、メモリーアクセス
例外フリツプ７０ツプ２４１４が論理１の状態にセット
される。「例外取扱装置」と題される特許出願に記述す
る如く、この例外取扱装置が作動される。さもなけれ‘
よ、メモリー動作は通常完了し、メモリー動作完了フリ
ップフロップ２４１５は論理１にセットされる（メモリ
ー動作完了フリップフロップ２４１５は、いずれのメモ
リー動作の開始と同時に、論理０にリセットされる）。
メモリー動作の完了時点で、仮想メモリーのポィンタは
データベース（第１５Ｅ乃至１５日図参照）を表示する
メモリーシステムから謙出されたデータは、メモリーデ
ータレジスタ２４１６に転送される。メモリーシステム
から丁度謙出され、メモリーデータレジスタ２４１６に
転送されたポインタのビット番号１は、ＡＮＤゲート２
４３３に接続される。

ポインタのビット数１は、ＮｍＳ非挿入ビットである。
前述の如く、このビットは、レコードがセットの番号で
ない時、１にセットされる。ＡＮＤゲート２ ４ ３
３は、ポインタ議出し信号およびメモリー動作完了フリ
ップフロップ２４１５により駆動される。この様に、こ
の命令の実行の間第２のメモリー動作の完了時において
、謙出されたポィンタのビット番号１がＡＮＤゲート２
４３３を介して転送され、コンパレータ２４２７に入力
される。コンパレータ２４２７に対する他の入力は０ビ
ット２４３４である。又、メモリー動作完了フリップフ
ロップ２４１５は、ＡＮＤゲート２４２８に接続される
。

このゲートは、ポィンタ読出し信号により駆動される。
ＡＮＤゲート２４２８の出力は、セット条件コードフリ
ツプフロツプ２４２９に接続される。

これは、第２のメモリー議出し動作メンバー挿入テスト
命令によりアドレス指定されたポィンタの議出し）が完
了した後、このフリップフロッブ２４２９が論理１にセ
ットされる事にも一致する。セット条件コードフリップ
フロップ２４２９の出力がＡＮＤゲート２４３０１こ接
続される。又、ＡＮＤゲート２４３０は、コンパレータ
２４２７の不一致信号を入力として有する。

この様に、メモリーから謙出されたレコードのビット番
号１が０である場合、不一致信号は０の数値であり、Ａ
ＮＤゲート２４３０からの出力は０数値べある。この様
に、０数値は、条件コードレジスタ２４３６に転送され
る。条件コードレジスタは、第２図に示す如く、実際に
は、状態レジスタ２０７の最初の２ビットである。ポィ
ンタのビット番号１が１である場合、コンパレータ２４
２７は不一致条件を見出し、この不一致信号は論理１で
ある。従って、数値１は、ＡＮＤゲート２４３０から出
力され、条件コードレジスタ２４３６に転送される。又
、セット条件コードフリップフロップ２４２９の論理１
への切替えにより、フリップフロップ２４２９の出力が
接続される命令完了フリツプフロツプ２４３７が、条件
コード数値が条件コードレジスタ２４３６にセットされ
ると同時に、論理１にセットされる。

命令完了フリツプフロップ２４３７の論理１へのセッテ
ィングは、メンバー挿入テスト命令の完了を示す。本文
においては本発明の一実施態様について記述表示したが
、当業者にとって明らかな如く、本発明の実施には本発
明の特許請求範囲の主旨内において多くの変更改変が可
能である。この様に、多くの工程が、同じ結果をもたら
し本発明の主旨の範囲内に妥当する異なる工程で置換出
釆る。従つて、本発明の限定される処は、頭書の特許請
求の範囲により表示されている。

【図面の簡単な説明】

第１図は本発明によるマルチプログラミングシステムの
ブロックダイヤグラム、第２図は本発明により使用され
る各種のハードウェア構造の略図、第３図は第２図に示
されるレジス外こおいてリザーブされた領域用に使用さ
れる用語の凡例、第４図は本発明に用いられる機械のプ
ロセス制御ブロックの略図、第５図はプロセス制御ブロ
ックをアドレス指定する為のシステムの略図、第６図は
本発明を用いるコンピューターシステムのシステムベー
スの略図、第７Ａ図および第７Ｂ図は本発明を用いるコ
ンピューターシステムのスタツクセグメントとスタック
フレームの略図、第Ｂ図はＧセグメントの為のシステム
、特に本発明を用いるコンピューターシステムのＧ−○
セグメントにおける各プロセスのキューの略図、第９図
は本発明によるコンピューターシステムの各プロセスキ
ューおよびプロセスリンキングを示すＧ−０セグメント
の展開略図、第１０ａ図乃至第１０１図はＰＣＢにおけ
る各構造のブロックダイヤグラム、第１１ａ図乃至第１
１ｒ図はシステムベースにおける各構造のブロックダイ
ヤグラム、第１２図はユーザのアドレス指定方式、およ
びシステムベースおよびＰＣ財隈造を用いるシステムベ
ースのアドレス指定方式の略図、第１３ａ図乃至第１３
ｃ図は本発明の制御装置の略図、第１４ａ図乃至第１４
ｉ図は本発明を用いるコンピューターシステムのファー
ムウェアにおけるディスパッチャ装置のフローチャート
、第１６ａ図乃至第１５ｈ図はセット命令に使用される
レコードおよびそのポィンタのダイヤグラム、第１６ａ
図乃至第１６ｃ図はデータベースページフオーマットお
よびその各べ−ジを記述するディスクリプタのダイヤグ
ラム、第１７図は主メモリーにおいてデータベースペー
ジを位置指定する為に使用されるファームウェアのフロ
ーダイヤグラム、第１８図は主メモリーにおいてデータ
ベースページを位置指定する為のハ−ドウェア機構のロ
ジックブロックダイヤグラム、第１９ａ図乃至第１９ｂ
図はデータベースにより使用されるディスクリブタ記述
セットおよびレコードのダイヤグラム、第２０ａ図乃至
第２０ｆ図はデータベース命令により使用される命令フ
オーマットのダイヤグラム、第２１図はファームウェア
ノハードウェアにおけるセット空テストデータベース命
令のフローダイヤグラム、第２２図はファームウェアノ
ハードウェアにおけるメンバー挿入テストデータベース
命令のフローダイヤグラム、第２３図はハードウェアセ
ット空テストデータベース命令のロジックブロックダイ
ヤグラム、および第２４図はハードウエアメンバー挿入
テストデータベース命令のロジックブロックダイヤグラ
ムである。 １０１……プロセサーサブシステム、１０２…・・・記
憶装置サブシステム、１０３・・・・・・周辺装置サブ
システム、１０４・・・・・・中央処理装置、１０５・
・・…入出力制御装置、１０６…・・・周辺装置制御装
置、１０７・・・・・・装置ァダプタ、１０８・・・・
・・周辺装置入出力装置、１０９…・・・主メモ１」ー
シンクロナィザ、１１０・・・・・・バッファー記憶装
置、１１１…・・・計算装置、２０１・・・・・・汎用
レジスタ、２０２〜２０３……スタツクレジスタ、２０
４〜２０５……フオーマツト、２０６〜２０７……レジ
スタ、２０８……フオーマツト、４００・・・・・・プ
ロセス制御装置ブロック、５０１・・・・・・ベースア
ドレスレジスタ、５０２……システムベース、５０３…
…Ｊ表、５０４……Ｐ表、５０５……Ｊ表ポィンタ、５
０６・・・・・・算術演算部、５０７・・・・・・ポィ
ンタ、６００……システムベース、７０１……スタツク
フレーム、７０２……Ｔレジスタ、７０３…・・・保管
城、７０４・・・・・・連絡域、８０２・・・・・・汎
用セグメント、８０３ａ〜８０３ｇ……プロセスリンク
、８０５ａ〜８０５ｃ……自由プロセスリンク、９０３
，９０４……セマフオァ、１００１……能力バイト、１
００２・・・・・・優先順位バイト、１００３・・・・
・・状態バイト、１００５…・・・アカウントモードビ
ット、１００６・・・・・・科学計算モ−ドビット、ｌ
ｏ０７・・…・コードモードビット、１０１０・・・・
・・動作フィールドビット、１０１２・・・・・・サブ
状態フィールド、１０１３…・・・中間動作フィールド
、１０１４・・・・・・拡張デコードモードビット、１
０１６・・・・・・状態バイト、１０１８・…・・マル
チプロセサーバィト、１０１７，１０１９・・…・ＭＢ
Ｚ（零でなければならない）フィールド、１０２３・・
・・・・例外クラスおよびタイプフイールド、１０２４
……ＤＥＴＳＺフイールド、１ ０ ２５・・．．．・
ＤＥＴＡフイールド、１ ０ ２６．．・・・・ＳＴＷ
ＳＺフイールド、１ ０ ２７……セグメント表ワード
配列フィールドＳＴＷＡ、１ ０２８……ＭＢＺフイー
ルド、１ ０２９……ポインタ、１ ０ ３ ０……Ｔ
ＡＧフイールド、１ ０３ １・・・・・・ＲＩＮＧフ
イールド、１ ０３３・・・．・・ＴＡＧフイールド、
１０３４…．・・ＲｍＧフイールド、１０３６．．…．
ＴＡＧフイールド、１０３７・・・・・・ＲＩＮＧフィ
ールド、１０３８・・・・・・セグメント化アドレス。 多２図 第三図 図 鮒 第４図 うち５ 図 舞ら７Ａ 図 寄ら７８図 繁る図 第８図 拳？図 まＬ′０４図 繁′ｏｂ図 専ら′○ｃ図 孫′ｏｄ図 姿′ｏｅ図 第′ｏｆ図 繁の２図 尊ら′ｏｈ図 旨も′ｏｉ 図 多′ｏＪ図 姿′ｏｋ図 努′ｏＺ図 繁〃４図 専ら７７ｂ図 賀ら〃ｃ図 穿り′ｄ 図 ぎら７１ｅ図 繁’１ナ図 多’’９図 多〃ｈ図 費ら丁丁し 図 努′リ図 峯〃ｋ図 穿ち〃２図 零し〃の図 妻 １７７ｎ 図 多’ｌｏ図 繁７７ｐ図 弟〃ｑ図 蓑ら’丁「 図 蔓ら２００図 葺ら２０ｂ図 拳２０ｃ図 第２０ｄ図 鏡ら２０ｅ図 弟靴ナ図 図 〜 球 繁′３ｏ図 穿ち′３ｃ図 専ら′３ｂ図 弟′４久図 弟／４ｂ図 発′４ｃ図 発Ｊ４ｄ図 舞Ｌ仏ｅ図 弟′４ナ図 第′４２図 穿ち／４ｈ図 第′４上図 弟′ぅ４図 拳／５ｂ図 繁／５ｃ図 繁ノぅｄ図 う亀′５６図 努′外図 繁′５ゲ図 葺く′５ト図 要件／５Ｑ図 繁／ぅｂ図 奪らノ○ｃ図 峯′７図 多めは図 巻／？ｂ図 旬 Ｓ 鮒 第２′図 第２２図 第２３図 第２４図

Claims (1)

【特許請求の範囲】
1. １ 各々がセグメント番号を有するアドレス指定可能ス
   ペースの複数個のセグメントからなるメモリーを有し、
   前記各セグメントは上下の変更可能な境界により画成さ
   れ、前記セグメントの予め定めたものは複数のセツトに
   グループ化されたデータベースレコードの複数個のフア
   イルを記憶し、前記セツトの各々は少くとも１つのオー
   ナーデータベースレコードを有し、前記データベースレ
   コードの各々はその予め定めたものを前記データベース
   レコードの予め定めた他のものに、かつ前記セツトの予
   め定めたものにリンクする為の少くとも１つのポインタ
   アドレスを有し、前記データベースレコードの各々は又
   前記の関連するデータベースレコードを記述する為のレ
   コードデイスクリプタの各々と関連させられ、前記レコ
   ードデイスクリプタは複数の前記セグメントの予め定め
   た部分に記憶され、 また前記セグメント、データベー
   スレコード及びデイスクリプタのいずれのデータ又はア
   ドレスにおいても算術論理演算を実施する為の算術論理
   演算装置（ＡＬＵ）と、前記セグメント、データベース
   レコードおよびデイスクリプタの絶対アドレスが参照さ
   れるシステムベースと、前記セグメントを参照するため
   の信号を夫々記憶するための複数のベースレジスタとを
   有する内部にプログラムされたデータ処理装置において
   、 前記データベースレコードの選択された１つが前記
   データベースレコードの予め定めた他のものにリンクさ
   れているかどうかを決定する為にテストセツト命令に応
   答するハードウエアを更に設け、該テストセツト命令は
   、前記データベースレコードの第１のものの第１のセグ
   メント化アドレスを表示する信号を記憶している前記複
   数のベースレジスタの内の第１のものを識別するための
   第１ベースレジスタアドレス（ＢＲ）と、前記第１のデ
   ータベースレコードと関連するセツトデイスクリプタを
   参照するための信号を記憶している前記複数のベースレ
   ジスタの内の第２のものを識別するための第１アドレス
   シラブルとを有し、 前記命令ハードウエアが、（ａ）
   前記データベースレコードの前記の選択されたものの
   関連するセツトデイスクリプタを前記複数のセグメント
   の予め定めた部分の１つからフエツチするため、前記第
   ２のベースレジスタの前記信号を絶対アドレスに変換す
   るべく前記第２のベースレジスタを識別する第１アドレ
   スシラブルに対応する信号に応答する第１の装置と、（
   ｂ） 前記第１の装置に接続され、前記第１のデータベ
   ースレコード内の前記ポインタのポインタアドレスをフ
   エツチするための絶対アドレスを発生するように、前記
   セツトデイスクリプタ内の変位アドレスを表示する信号
   に応答する第２の装置と、（ｃ） 前記第１と第２の装
   置に接続され、両装置に応答して、前記複数のセグメン
   トの内の１つからフエツチした前記ポインタアドレスを
   表示する信号を記憶する第３の装置と、（ｄ） 前記第
   ３の装置に接続され、前記データベースレコードの前記
   の選択されたものが前記データベースレコードの選択さ
   れた他のものにリンクされているかどうかを決定する為
   に前記第３の装置からの前記信号に応答する第４の装置
   とを有する事を特徴とするデータ処理装置。