JPS601666B2 - 携帯電子カード - Google Patents

携帯電子カード

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JPS601666B2
JPS601666B2 JP51056004A JP5600476A JPS601666B2 JP S601666 B2 JPS601666 B2 JP S601666B2 JP 51056004 A JP51056004 A JP 51056004A JP 5600476 A JP5600476 A JP 5600476A JP S601666 B2 JPS601666 B2 JP S601666B2
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SOC INT POUR L'INNOVATION
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Description

【発明の詳細な説明】 本発明は独立の携帯用電子製品により秘密かつ個人的に
データを記憶かつ伝送するシステムに関し、特にかかる
携帯用電子製品に関する。
１９７３王３月２５日出願の日本特許出願３６５１ｙ号
明細書に於ては：−少くとも一個の独立の携帯用電子製
品と一少くとも一個の伝送装置 とから構成されるシステムが示されている。
該携帯用製品は：−資格データを含むデータを容易に伝
送しうる形態で記憶する少くとも一個のメモリと、−該
携帯用製品の外部から取扱い得、かつ該携帯用製品を該
伝送装置と一時的に結合させうる結合手段と、−該結合
手段と該メモリとの間に接続されたメモリ制御回路とを
有する。
該携帯用製品のメモリ及び制御回路はマイクロ論理構造
として形成される。
伝送装置は携帯用製品へあるいはこれからデータを伝送
する手段の伝送装置内へ秘密データを入力するため携帯
用製品の所持者により操作しうる手段を有し、さらにメ
モリ内の資格データを携帯用製品の所持者により伝送装
置内に入力された秘密データと比較する比較識別装置を
有する。
かかるシステムは特に銀行またはポイントオブセールス
用として現金引出しあるいは商人と顧客間の取引き用に
使用することができる。後者の場合、顧客は支払カード
の形状を有する携帯用製品を使用する。購入額精算のた
めには顧客は支払カードをたとえば商人のキャッシュレ
ジスタに組合わされた伝送装置に結合される。カードの
電子メモリには：−支払カード所有者識別用の秘密資格
コードと、一顧客の個人データ（銀行口座番号、顧客名
）と、−伝送装置により実施された一連の貸借操作とが
記録される。
秘密資格コードは例えば支払カード上に複数ビットの藷
として記録される。
支払カードの使用者はカード内に含まれる資格データに
対応する秘密番号のみを知らされて居り、この秘密番号
を（例えばキーボードーこより）伝送装置に入力する。
該伝送装置内の識別装置はこの秘密コード番号を支払カ
ード内の資格データと比較し、貸借操作に先立ってカー
ド使用者の認定を行う。カード保持者により伝送装置に
入力された秘密コード番号が支払カードもこ記録された
複数ビット語と一致しない場合には、比較識別装置は伝
送装置によって行われる貸借等の操作を中止させる。従
ってかかる取引が支払カードの権利者により正当に行わ
れることが保証される。このシステムは精巧ではあるが
なお排除すべき欠点を有する。
例えば犯罪者がマイクロ電子技術の尊間家であれば、伝
送装置の簡易化された装置を作り携帯用製品に電圧を加
えて犯罪者の希望のままに該製品のメモリ内の情報を読
出しあるいは情報を書入れる加熊性を有する。従って例
えば支払カード盗難の場合に犯罪者は秘密資格コードを
知る必要がなく携帯用製品のメモリの内容を論取りある
いはこれを変更すればよい。同一出願人が同日付けで同
時出願した“独立した電気的携帯物品によって個人的且
つ秘密にデータを伝送し且つ記憶するためのシステム”
という名称の出願に於いて、これまでの欠点を大中に克
服した携帯物品が開示されている。
この携帯物品はメモリー内に含まれた資格データを携帯
物品の保持者によってデータ伝送装置内に導入された秘
密コードと比較するためにメモリーと連結手段とに結合
された識別比較装置を備えている。携帯用製品内に設け
られたこの識別回路により犯罪者は拾得または盗んだ携
帯用製品の内容を論取りあるいは変更することが出釆な
い。
事実いかなる操作に於てもまず秘密コードを伝送装置に
より携帯用製品内に入力することが必要であり、携帯用
製品の権利者のみが秘密コードを知っているので犯罪者
にはかかる操作は不可能である。この携帯物品は資格デ
ータが複数の文字で構成されている長い言語で構成され
ている場合に悪用者が使用するのを防止するために用い
られる。事実、たとえ悪用者が一連の可能な限りの全て
の秘密コードの組合せをこの携帯物品に適用するための
自動プログラムを用いたとしても、カードに含まれた資
格データを見付けるためには長い時間を必要とする。例
えば、５０ビットの秘密コードの場合には、ＩＮＨ２の
時間周波数を有する自動装置を用いたとしても２３世王
が必要となる。一方、長い秘密コードは通常使用する時
に使用が数字キーボード上で多数の数字（引例では１３
）を組合せ、アルファベットキーボード上でも同様に長
い文字（引例では１０）を組合せなければならない。
携帯物品の使用を容易にするためには、秘密コードの文
字の数を減らす方がよいが、そうすると悪用者が自動プ
ログラム手段を使用する可能性が大きくなる。
例えば４文字の秘密コード（ＢＣＤコードで１６ビット
）の場合、最悪のケースでは、悪用者がＩＭＨＺの周波
数で作動する自動装置を用いた場合１６ビットあるいは
１６０，０００ビットの一連の１０，０００の秘密コー
ドを作ることができ、その作動時間は０．１＄で十分で
ある。また、７文字の秘密コードの場合には、自動装置
に必要な時間は７報時間程度で、これも悪用者には好都
合である。本発明の目的は上記の欠点を克服して、高度
な知識をもつ悪用者が拾った又は盗んだ携帯物品に対し
てそのメモリーの入力ゲートを開くまで可能な限りの全
ての秘密コードを超高速に系統的にテストするのを防止
することにある。米国特許第３８０６８７４号明細書に
記載されたデータ転送システムは識別回路を有し、この
識別回路は秘密コードの誤りを検出するが、一連の秘密
コードを発生できる自動装置を用いることを完全に禁止
する手段は備えられていない。
この点でグレタークの発明は１９７３王３月２５日付け
の特公昭５０−３６５１９号に開示されたものと同一で
ある。グレタークの識別システムはその複雑このゆえに
悪用者が自動装置を試すことを恩い止らせるが、−この
複雑この裏をかく悪用者を阻止することはできないのと
、−データ伝送装置に含まれる必要な秘密情報（従って
見破られる）と関連付けられた識別回路の高価な複雑性
にのみよって使用が思い止まらせるだけである。
米国特許第３７３１０７６号明細書では、識別回路の他
に誤りをある回数行った時には携帯物品が無効になるよ
うにするための秘密コードの誤りを計数し且つ記憶する
手段が備えられたシステムが開示されている。
しかし、上記識別回路及び秘密コードの誤り計数回路は
データ伝送装置に収容されていて、この永田のシステム
は前記の特公昭５０−３６５１９号の時に述べたのと同
じ欠点があり且つ悪用者が全ての携帯物品に適用できる
データ伝送装置を作る可能性もある。更に、この永田の
特許には携帯物品の構造が示されていない。すなわち、
後で明らかになるように、携帯ェレメントの構成部材の
構造は上記問題の解決に重要な役目をする（事実、その
構造によって悪用者は携帯物品の内容を悪用するのがか
なりむずかしくなる）が、永田の特許には次のことが開
示されていない。すなわち、−本発明によって得られた
物品と同じものを作ること、−携帯物品といわれる本発
明と同じ装置によって実施できる手段の開示。
本発明の目的（すなわち、高度な技術を持った悪用者が
盗用又は取得した携帯物品の可能な全ての秘密コードを
超高速度で系統的な一連のテストを行なうことを防止す
ること）を達成するために、本発明の携帯物品はデータ
伝送装置と連結されて用いられ且つ以下のものによって
構成される、すなわち、−資格データを含む容易に伝送
できる形態でデー夕を記憶するための少なくとも一つの
メモリーモジュールと、−この携帯物品を前記データ伝
送装置と一時的に結合させるための携帯物品外部の後継
可能な連結手段と、−前記連結手段と前記メモリーとを
相互結合するメモリー指令回路と、−前記メモリーと前
記連結手段に結合されて、メモリー内に含まれる資格デ
ータと携帯物品の所有者が与え且つ前記データ伝送装置
を介して携帯物品内に導入された秘密コードを比較する
ための識別比較装置。
且つ前記メモリーモジュールと比較装置と指令回路とは
論理微小構造で作られている。
更に、本発明の主要な特色は、携帯物品が−秘密コード
の誤りの痕跡を永久状態（非供給で）保持するように永
久メモリーで構成される少なくとも一つのメモリー素子
によって構成される前記識別比較装置と組合された秘密
コードの誤りを記憶する記憶回路を備えている点にある
。
ここで、“永久メモリー”という表現は記録された情報
をエネルギーの消費無いこ保持するメモリーを示すもの
である。
上記記憶回路によって、携帯物品の使用を全く禁止した
り、携帯物品の内容の書込み及び／又は読取りを禁止し
たり、携帯物品が悪用者によって使われているというこ
とを簡単に発信（表示、警報）することが可能となり、
そのためには、記憶回路が結合されている（又はデータ
伝送装置に設けられた観察スクリーンを作動させる）電
気回路の作動を系統的に禁止するゼロリセット又は書込
み禁止回路のような適当な禁止回路にそれを結合するだ
けでよい。
また、永久メモリー（非供給）で構成されるメモリー素
子が−携帯物品の製作を簡単化し且つ小型化することが
でき、一恵用者がメモリー素子のエネルギー供給回路を
作動させようとする試みを全く無くすようにできる利点
がある。
このメモリー素子は秘密コードの誤りの痕跡を敏感且つ
不可逆状態で完全に保持できる破壊可能な型式、特にフ
ューズにすることができる。
特に、この場合、悪用者の使用を制限するために携帯物
品には更に記憶回路及び／又は記憶回路への供給電圧制
御回路と平行に結合されたシュミレーション回路と、更
にメモリーモジュールのアドレス回路と直列に結合され
た周波数制限器とを備えるのが好ましい。これらの回路
と装置は供給電圧を下げたり、悪用が始まる前又は完全
に終る前に破壊作業を中断させて悪用者が記憶回路の作
動を混乱させるのを防止する役目をする。更に、非破壊
メモリー素子（メンオス、オボニク、フアモス）を用い
ることもできるが、その場合、特に紫外線又はＸ線によ
ってメモリーを作動させるフアモス技法の場合には永続
性と記憶性が完全にはいかない。
悪用者の使用を止めさせるためには、製作時に、メモリ
ー素子に最初から１ビットを書込んでおき且つこの内容
が決して消えないようにしておくことができる。それに
よって、フアモスメモリ−は全体としてしか消えないの
で、メモリー素子を変えることはできなくなる。本発明
の好ましい他の特色は記憶回路が行なわれた複数の誤り
の痕跡を保持できる複数のメモリーを備えている点にあ
る。この場合、記憶回路は行なわれた秘密コードの誤り
回数を教えて記憶回路に記録し且つ誤りの数が所定の数
に達すると禁止信号（例えばゼロにリセット）を発する
計数一禁止回路に結合される。この装置によって、携帯
物品の使用に融通性が出て、間違った秘密コードの数が
少ない時には自動的に破壊されたりカードが全く無効に
なるといったことがなくなる。本発明の他の好ましい特
色は記憶回路のメモリー素子がメモリーモジュールとい
われるメモリー素子で作れるという点にある。この装置
によって大量生産されるメモリーモジュールの単一型式
のものを用いて携帯物品が製作できるので簡単である。
メモリーモジュールに資格データを最初に書込むために
、この携帯物品には製作者用の始動回動が備えられてお
り、この始動回路は携帯物品の電気回路特に書込み及び
／又は議取り許可指令回路の作動を禁止する。
この始動回路はメモリー素子、特に秘密コードの誤りを
記憶する回路を使用したい時に製作者によって破壊でき
るような永久メモリー（例、フューズ）によって構成す
るのが好ましい。この始動回路のメモリー素子はメモリ
ーモジュールのメモリー素子の一つで構成することがで
きる。本発明の携帯物品を示す以下の実施例の各電気回
路は銀行用のもので、四角形の平らなカードの形状に作
られた携帯物品内に接近不可能な状態で組込まれている
。
各回路は接近不可能に組込まれているということは破壊
しないと電気回路をいじれないということである。これ
は特に微小構造論理（集積回路、ＩＣ）の形で製作でき
、それを不透明なプラスチック中に埋めて作られる。他
の方法では外から機構が見えてしまう。以下の携帯物品
（カード）の全ての図面では、電気的にも光学的にも外
からは手のとどかない回路部分が点線で示されている。
更に、各電気回路の説明をできるだけ簡単にするために
、必須の機能回路以外の電源回路等は図示していない。
しかし、作動手段に関するものは図示してあり、ＶＰ，
ＶＧ、アースＭはそれぞれ書込み電圧源、論理回路の一
般電源及びゼロ電位線を示しており、これらと電源との
連結はカードと外部データ伝送装置との間で行なわれる
。これらの作動手段（端子、管、等）はカード外部へ通
じた電気部品に電気的又は光学的に連結するための簡単
な素子である。
最後に、他の実施例に用いられるメモリーモジュールを
構成する、モノリシツクメモリーは違った特性、特にプ
ログラム可能又は再プログラム可能な型式のものである
ということを説明する。
この種メモリーは情報の記録に何らエネルギーが不用で
ある。一方、情報の書込みには一般にかなりのェネルギ
（瞬間的に数ワット）が必要で、その結果、再プログラ
ム可能なメモリーの場合数十年程度の極めて長い時間記
憶の保持ができる。この型式のメモリーとして以下のよ
うなものを上げることができる。ーインテル１７０２、
ナショナルセミーコンダクター５２０３。
これらのメモリーは紫外線又はＸ線源に照射して消却す
ることができる。−ハリス７６２０、モノリシツクメモ
リーズ６３４０、テキサスインストルメント７４ Ｓ３
８７、インターシル５６０４。
これらのメモリーは消却不可能（破壊又は遅延可能）で
、接続によって溶解又は破壊する型式のもの。特にモス
（遅延可能なＭＯＳ）メモリーの領域では４０９６ビッ
ト容量のものが多くのメーカーによつて作られている。
最近の集積回路接点の接続方法によって、本発明の対象
となる特殊回路を２×６０×８仇吻の寸法のカード内に
含ませるブロックの形で、約数十桝の表面上に１舵ビッ
ト又は３がビット（４又は８接点）のメモリーブロック
を低価格で製作できるようになった。この半導体型式の
一石破壊メモリーは磁気“カセット”、可榛・性ディス
ク等の他の破壊メモリーに比べて明らかに有利である。
事実、このメモリーは信頼性が高く、寸法は小さくなり
、書込み議取りに機械的運動が不用で、磁気に対して不
感応であり、偽造や侵害が困難である（この型式の半導
体破壊メモリーの状態を悪用者が改造するためには複雑
な電気手段を作る必要がある。）従って、この半導対型
式のメモリーは本発明の記憶システム、特に銀行のシス
テムに有効に利用することが可能である。第１図を参照
すると、この図には秘密コードの誤りの痕跡をメモとし
て記憶することのできる携帯回路が概念的に示されてい
る。
この携帯回路は以下のェレメントによって構成されてい
る。
すなわち、‘ａ｝ 非加工状態の論理レベルーに１ビッ
トがｍ・ｎ語（例、１ビットが２０４覇稽）になるよう
に構成されたプログラム可能な記憶モジュール１。
この記憶モジュールはこのモジュールの入力Ｂに加えら
れた単一論理順序がアドレスビットの書みを整理するよ
うにその各適当な書込み回路を含んでいる。‘ｂ】アド
レス回路ｌａと直列に記憶モジュール１に結合されたア
ドレス計算機２。
この計算機の時計日の入力は周波数制限器１０を介して
携帯物品の入力１１に結合されており、この携帯物品の
入力はデータ伝送装置に設けられた時計のカウントを受
けるようになっている。（ｃ’入力１２を介して携帯物
品に導入されるデータを記憶モジュール内の継続資格デ
ータと比較する識別比較装置５。
この識別比較装置は各入力ＬとＥＮＴＲを介して記憶モ
ジュールの出力１３と携帯物品の入力１２に各々結合さ
れている（更に、その入力（ＰＲＯ）を介してアドレス
デコーダー８の出力（ＰＲＧ）に結合されている）。‘
ｄ｝ 入力Ａを介して記憶モジュールのアドレスの導体
ｌａと平行に結合されたアドレスデコーダー８。
｛ｅー 記憶装置のアクセス（入力及び／又は出力）回
路の制御装置３，４。
制御装置４は携帯物品の入力１２と記憶装置の入力Ｅと
の間に直列に結合され、制御装置３は携帯物品の出力１
６と記憶モジュールの出力１３との間に直列に結合され
ている。特に入力ＥＴで構成されているこれら制御装置
は書込み及び／又は議取り許可指令装置１４によって指
令される。的 書込み及び／又は論取り許可指令装置１
４。
この装置はアドレスデコーダー８と、入力ＥＸを介して
比較装置５と、始動回路１７とに各々結合されており、
後で説明するように、その入力１を介して、この書込み
及び／又は論取り許可指令装置の出力ＡＬＥは記憶装置
のアクセス（出力及び／又は入力）回路の制御装置３，
４に結合されている。（ｇ）前記識別比較装置によって
検出された秘密コードの誤りの証拠を記憶させておくた
めの記憶回路７。
この記憶回路はそれを書込み入力ＥＲを介して作動する
識別比較装置５に結合されている。更に、この回路は書
込み入力Ｐを介してアドレスデコーダ８の出力Ｐに結合
されており、その出力ＦＤは再びゼロにリセットする指
令装置１５の入力ＦＤに結合されている。（ｈ） ゼロ
にリセットする指令回路、特にゲートＯＵ。
この回路の入力ＶＰＩは書込み電圧制御装置の出力ＶＰ
Ｉに結合されており、この回路１５の出力Ｒはアドレス
比較装置２の書込み入力Ｒに結合されている。（ｉ）入
力ＥＸが識別比較装置５の出力ＥＸに結合されたシュミ
レーション回路６。
この回路は入力Ｐを介してアドレスデコーダー８の出力
Ｐに結合されている。（ｉ｝ 書込み電圧制御回路９。
この回路は携帯物品の各入力ＸＰ，ＶＧ‘こ結合されて
いる。比） 携帯物品の入力１１に直列結合された周波
数制限装置１０。
（１）識別回路ＩＴ。
この回路はその入力ＩＮＩを介して携帯物品の入力ＩＮ
Ｉに結合されており、その出力１は書込み及び／又は議
取り許可指令装置１４の入力に結合されている。メモリ
ーの最初のアドレスに蓄えられた資格デ−夕は装置５内
で使用者用データ‐伝送装置のキーボード上に表記され
た秘密コードと比較される（各導路１３，１２）。
比較の結果違っている場合には比較装置がら記憶回路７
に指令が送られ、アドレス計算機２のゼロリセット入力
Ｒが付勢されたままとなり、その結果、この携帯回路は
使用できない状態となる。
書込み電圧制御回路９とゼロリセット指令回路１５は必
ずしも必要なものではなく、他の実施例では省略できる
。その場合には記憶回路の出力ＦＤをアドレス計算機２
の入力Ｒに直結することができる。書込み電圧制御回路
９の目的は悪用者が記憶回路７を作動させるのに必要な
電圧をこの携帯回路に供給できないようにするためのも
ので、この問題は記憶回路を破壊可能なェレメント、特
にフューズにすることによって解決できる。
この場合にはこのフューズを破壊するに必要な電源ＶＰ
（特に電圧ＶＰ）予測しておく必要がある。事実、電圧
ＶＰへの給電ラインの電流を検出して記憶回路７のェレ
メントを破壊する手段を遮断する（供給電圧ＶＰを下げ
る）ことはプログラム可能な電源装置を用いて理論的に
悪用者が行うことができることである。同様に、シュミ
レーション回路６の必ずしも必要なものではない。
この回路の機能は例えば記憶回路がフューズのよつな破
壊可能なェレメントによって構成されているような場合
に、記憶回路がある量のエネルギーを消費するような特
殊な状態の時にみられる不正行為をしようとする試みを
挫折させることにある。この回路６は積極的比較時すな
わち秘密コードが資格データに対応した場合の記憶ヱレ
メントの破壊を電気的にシュミレートする。そのため、
悪用者がこの携帯物品の電圧供給導線ＶＰで消費される
電流を観察しても、テストした秘密コードが正しいのか
間違っているのか知るための制御装置３を介する情報の
出力又は非出力からは何の結論も得られず、その電流計
の目的は達成できない。記憶の終了又はシュミレーショ
ンの終了命令はアドレスデコーダーが計算機の最大数の
状態を検出した時にアドレスデコーダーＢから与えられ
る（デコーダーの出力Ｐ、記憶及びシュミレーション回
路の入力Ｐ）。
周波数制限装置１０も必須の装置ではなく、この装置の
役目はデータ‐伝送装置で用いられている時計の周波数
に限度を定め、更に記憶過程の最初と最後の間の最少時
間を保証することにある。
この最少時間Ｄは次の式で計算できる。Ｄ＝（ｍｎ−比
）Ｘ；高； ここで、 ｍｎはビットで表わした計算機２の容 量、 ｃｃはビットで表わした秘密コードのフオマツト、 Ｆｍａｘはメガヘルツで表わした携帯物品の入力１１で
の時計の最大周波数、 Ｄはマイクロセコンドで表わした最少時間。
この周波数制限装置１川こよって悪用者は最少時間の間
に与えた秘密コ−ドーこ対する答を次のものをテストす
る前に得なければならなくなる。この最少時間は記憶サ
イクル（フューズの破壊サイクル）が正しく行なわれる
ように製作時に固定する。これによって悪用者が比較過
程を遠くして記憶回路の作動を変える可能性はなくなる
。すなわち、上記の各手段が一体となって、悪用しよう
とする試みは全てそれが記憶されるが、その携帯物品が
使用できないか、（供給電圧源が正しくないか時計の周
波数が大きすぎる場合には）無効になる。
始動回路１７は特にフューズのような破壊可能ェレメン
トによって構成され、携帯物品の使用前に資格コードの
書き込みを可能にする。
この始動回路の消勢前（フューズの破壊前）に書き込み
及び／又は読取り許可指令装置１４は製作者が資格デー
タを携帯物品のメモリー内に導入できるような許可位置
にセットされる。書込み後製作者は、始動装置（フュー
ズの破壊）を消勢し、それによって許可指令装置１４へ
の作用がなくなる。次に第２図を参照すると、この図に
は第１図に示した本発明による携帯物品と一緒に用いら
れるデータ伝送装置の実施例が概念的に示してある。こ
のデータ伝送装置は以下のェレメントによって構成され
ている。すなわち、【ａ｝ 携帯物品をデータ伝送装置
に接続させるための接続線群（１５４：携帯回路の供電
部、１２′，１６′，１１′：データ交換部）、｛ｂ｝
データ伝送過程全体を制御する計算処理装置１５５、
（ｃ｝ 使用者にデータ（資格の秘密コード、価格、等
）の導入させるためのキーボード１５０、｛ｄ｝ 出力
装置：携帯物品の内容に関する情報等を使用者に知らせ
るための表示装置１５１と印刷機１５２、プログラム可
能な半導体式又は磁気カセット式のメモリー１５３、使
用者に操作順序を案内するための発光指示板１５７、例
えば中央データ処理装置と時々データを交換するための
伝送ラインを有する結合部１５６。
次に、第１図を参照して前記型式の携帯物品を構成する
各装置の詳細な実施例を説明する。
第ｌａ図には制御装置３，４とそれとメモリーーとの結
合関係の別の実施例が示されている。この第ｌａ図には
メモリー１と、アドレス計算機２と、周波数制限装置１
０と、携帯物品の時計１１の入力が示されている。この
実施例では制御装置３，４が書き込み及び／又は読取許
可指令装置１４の出力ＡＬＥによって作動されるゲート
ＥＴによって構成されている。また、この実施例では携
帯物品の入力１２，１６が単一の入口ＬＩＧにまとめら
れている。
こうすることはゲート３が開放コレクターであり、単一
ラインによって携帯物品への情報入力と出力に利用でき
るために可能である。周波数制限装置１川ま再始動可能
型の単安定回路によって構成されており、この単安定回
路携帯物品の入力１１に結合された時計の各正前縁に任
意の大きさのカウント、例えば１マイクロセカンドのカ
ウントを送る。
従って、使用最大周波数は少なくともＩＭ位に制限され
、遅延時間は最大で（２０４８一６）ｘ；＝２０３秋ｓ
すなわち側狐である。この時間では満足できない場合に
はこの単安定を２回解放可能な単安定（正前緑と負前縁
で）に代えて上記時間とゲートを２倍の４ｍｓにする。
また、この単安定の外に例えば４段階計算機を紙合せて
上記時間を１６倍にして６４ｍｓにすることもできる。
この遅延時間は通常の破壊可能ェレメントの大部分を破
壊するのに一般的には十分である（ある種フューズは単
にｌｏｗｓで破壊又は遅延される）。第ｌｂ図は既に説
明した制御装置３，４の実施例と特に粗合せて用いるた
めの比較装置の他の実施例である。
この比較装置５はメモリーの出力Ｌ（位置１３）と携帯
物品の入力ＬＩＧ（位置２６）の書込み入力ＥＮＴＲと
に結合されたゲートＯＵ−ＥＸＣＬＵＳＩＦ２川こよっ
て構成されたシーケンス比較器によって構成されている
。この比較器は２つのゲートＥＴ２１，２４とアドレス
計算機２の最初の一周の比較周期を制限する逆転器とに
よって構成されている。ゲート２１，２４は２つのバラ
ンス回路２２，２３を作動し、その出力はＥＲ，ＥＸで
示される。
比較装遣から出るデコードされた２つの信号のうち１方
の出力ＥＲは秘密コードが不正確の場合、また他方の出
力ＥＸは秘密コードが正しい場合のものである。この比
較装置は第ｌｃ図を参照して以下で説明するアドレスデ
コーダ８によって制御され、比較装置の入力ＡＯ−ＡＩ
５，ＣＭ１，ＡＩ５はアドレスデコーダ８の対応出力Ａ
Ｏ−１ ５，ＣＭ１，Ａ１５に結合されている。
第ｌｈ図に示される回路の出力ＲＡＺに結合された入力
ＲＡＺは比較装置の初期単一位置決めさせるものである
。第ｌｃ図は特に第ｌｂ図に記載された比較装置と組合
せるように設計されたアドレスデコーダ８の他の実施例
を示している。
このアドレスデコーダ８はアドレス計算機２の出力の１
１回線に入力Ａで結合された２つのデコーダゲート２８
，２９に結合された２つのバランス回路２６，２７によ
って構成されており、一方のデコーダゲート２８は資格
データに対応する最終ビットのアドレスに対応する計算
機からの第１５番状態を検出し、他方のデコーダゲート
２９はメモリーの最終ビットのアドレス（計算機の最大
カウント）に対応する第２０４７番状態を検出する。Ａ
１５で示される出力は計算機が第１５蚤状態にある時の
もので、ＡＯ−Ａ１５の出力はメモリーの全ての有効ア
ドレスすなわち資格デー外こ対応するアドレス以外の全
てのアドレスに対して作動される。その出力ＣＭＩはア
ドレス計算機の最初の一周が終了した時に論理レベル１
に安定状態に設定される。この出力ＣＭＩは記憶回路の
入力ＣＭＩ、（第ｌｉ図の所で以下に説明する）シュミ
レーション回路の入力、書込み及び／又は読取り（第ｌ
ｄ図の所で以下に説明する）許可指令装置１４の入力に
結合されている。この相互結合によって記憶（又はシュ
ミレーション）回路の作動が遮断され、ある時間が過ぎ
るまで、すなわち記憶（又はシュミレーション）行程が
通常の時間を使う前に、全ての書込み及び／又は読取り
操作が禁止される。第ｌｄ図は特に前記デコーダー８と
組合されるように設計された書取り及び／又は論取り許
可指令装置１４の他の実施例を示している。
この許可指令装置１４はゲートＥＴ４１によって構成さ
れ、その入力ＡＯ−ＡＩ５，ＣＭ１，ＥＸはデコーダ装
置８（第ｌｃ図）の出力ＡＯ−ＡＩ５とＣＭＩと比較装
置５（第ｌｂ図）の出力ＥＸに各々結合されている。ゲ
ート４１の入力ＡＯ−Ａ１５によって携帯物品のメモリ
ー内に含まれる資格データの不可逆性と不可侵性が保証
され、この入力によってゲートＥＴは資格データに含ま
れるメモリーのアドレスに対して自動的に閉じられる。
ゲートＥＴ４１の入力ＥＸはゲートＥＴ４１を開く許可
を与えるために秘密コードを正しくさせるすなわち資格
データに対応させる。ゲートＥＴ４１はゲートＯＵ４０
と直結されており、このゲートＯＵ４０の別の入力１は
指動回路（第ｌｅ図で以下に説明する）に結合されてお
り、ゲートＯＵ４０の出力ＡＬＥは書込み及び／又は議
取り制御装置３，４（第ｌａ図）の入力ＡＬＥに結合さ
れている。第ｌｅ図は特に上記書込み許可指令装置１４
と組合されるように設計された始動回路１７の他の実施
例を示している。
この回路１７は電流遮断トランジスター３１と直列に結
合されたフューズ３０１こよって構成され、トランジス
ター３１の入力ＶＰは対応電源ＶＰに結合されている。
一般正電源ＶＧに結合された逆流器３３と抵抗３２によ
ってフューズ３０が破壊されたことが出力１に論理レベ
ルとして表わされる。フューズ３０が破壊されない程度
に、ゲートＯＵ４０（第ｌｄ図）はその入力１を介して
論理レベル１にされ、アドレスとは無関係に議取り及び
／又は書込みが許可される。フューズ３０の破壊指令は
製作者によって携帯物品の対応入力ＩＮ１（第１図）に
結合されたトランジスターの入力ＩＮＩに与えられる。
ダイオード３４はフューズの破壊時に逆転器を保護する
ためのものである。フューズ３０が破断された時には携
帯物品のメモリーに含まれる情報に近づき且つ新しいデ
ータを書込むためには資格秘密コードを知っていること
が必須要件である。
こうして携帯物品の秘密及び個人名の全特性が保護され
る。第ｌｆ図は特に記憶回路７の破壊ェレメント（フュ
ーズ）を破断するのに必要な電圧ＶＰが一般電源ＶＧの
電圧と異る場合に用いられる書込み電圧制御回路９の他
の実施例を示している。
この書込み電圧制御回路９は一般正電源ＶＧと電源ＶＰ
に結合された分圧回路８１一８２とに結合されたアナロ
グ比較器８川こよって構成されている。電圧ＶＧ‘こ対
して電圧ＶＰが異る場合にはこのアナログ比較器８０の
出力ＶＰＩに正しベルが生じる。比較器８０の出力ＶＰ
Ｉはゼロリセット回路１５（第１ｇ図で以下で説明）の
入力ＶＰＩに結合されている。第１ｇ図には前記各図に
示した装置及び回路と組合されるように設計されたゼロ
リセット指令回路１５の他の実施例が示してある。
このゼロリセット指令回路１５はゲートＯＵ‘こよって
構成され、その入力はＦＤ，ＶＰ１，ＲＡＺで示され、
その出力はＲで示されている。入力ＶＰＩは書込み電圧
制御回路９の出力ＶＰＩに結合されているので、電圧Ｖ
Ｑこ対して電圧ＶＰが小さすぎるとゲートＯＵが開き出
力Ｒ上に論理レベルが生じる。この出力Ｒはアドレス計
数機２のゼロリセットの入力Ｒに結合されているのでア
ドレス計算機はゼロにリセットされる。一般電源ＶＧに
結合されたコンデンサー９０（第ｌｈ図）の出力ＲＡＺ
はゼロリセット指令回路１５と、デコーダ装置８（第ｌ
ｃ図）のバランス回路と、比較器５のバランス回路２２
，２３の入力ＲＡＺに結合されていて、加電時（すなわ
ち携帯物品をデータ伝送装置（第２図）に結合した時）
に発せられる単一カウントによって携帯物品の各電気回
路を初期ゼロにする。第ｌ ｉ図は特に第ｌｂ，ｌｃ図
に示された比較器５とデコーダ装置８と組合される記憶
とシュミレーション回路６，７の実施例を示している。
記憶回路７はアースされた破断可能なフューズ５１によ
って構成されており、このフューズは第１トランジスタ
ー５０と第２トランジスター６３を介して電源ＶＰに直
列に結合されている。トランジスター５０の入力ＥＲは
比較器５の出力ＥＲに結合されていて、この出力ＥＲの
状態すなわち秘密コードが正しいか誤りかによって電流
を流したり遮断したりする。トランジスター６３の入力
ＰはゲートＥＴ７０の出力に結合されており、このゲー
トの入力はデコーダ８の出力ＡＯ−ＡＩ５とＣＭＩに結
合されており、一方の出力ＣＭＩは逆転器７２を介して
結合されていて、秘密コードの比較終了後、計算機の最
初の一巡終了までにトランジスター６３は電流を通すよ
うになっている。一般電源ＶＧに結合されたダイオード
５２と抵抗５３と、逆転器５４，５５はフューズ５１と
組合されて第ｌｅ図に示した始動装置１７と同一作動を
して、フューズ３１が切れた時に出力ＦＤに論理レベル
１が生じるようになっている。この出力ＦＤはゼロリセ
ット指令装置１５（第１ｇ図）の入力ＦＤと結合されて
いるので、アドレス計算機を永久にゼロにする正しベル
（すなわちフューズの破断）が加えられる。シュミレー
ション回路６はアースされた抵抗６１によって構成され
、この抵抗は上記のトランジスター６３とトランジスタ
ー６０とを介して電源ＶＰに結合されている。
トランジスター６０の入力ＥＸは比較器５の出力ＥＸに
結合されているので、秘密コードが正しい場合には電流
が通る。抵抗６１‘まフュ−ズ５１を破壊する電流と同
じ強さの電流を通すような値になっている。“フューズ
５１が被断された”という情報すなわち記憶回路の出力
ＦＤが正しベルになった時に別の方法を利用することも
でき、例えば、この情報は次のようにして使用すること
ができる。
すなわち；−書込みを全く禁止する（ゲート４を閉じる
）及び／又は一読取りを全く禁止する（ゲート３を閉じ
る）ーデータ転送装置から高電流（又は高電圧）を出し
、それを携帯物品に加えるようにデータ伝送装置を作動
して携帯物品の電気回路を破壊する。
以下、破壊可能なェレメント型式と違った記憶回路７に
ついて説明する。
特に、ＭＮＯＳ技法すなわち“オボニック”によって消
却可能なメモリーを用いて、携帯物品内から動力回路と
時分割回路とを無くすことができる。この実施例の場合
、消却可能なメモリーは携帯物品の製作時に工場で電気
的に変更することができ、例えば作動を電気的にテスト
する時並びに最初の使用時に、秘密コードの誤りを見つ
けた時にはそのメモリーを変える（短絡）ことができる
。この操作はフューズを被断する操作よりも少ないェネ
ルギ消費量で迅速に行うことができる。前記のメモリー
に比較してこの消却可能なメモリー用の論理はそのメモ
リーが消却された時には携帯物品の使用又は書込み及び
読取りが全く禁止する。前記各図面を参照して説明した
装置には秘密コードの最初の誤りに対しては携帯物品が
無効になるという欠点があり、その結果、携帯物品の資
格者が不注意で間違った数字を用いた場合には、正当な
場合でもその携帯物品は全く無効になってしまう。この
欠点を克服し且つ使用者自身によるある種誤りを認める
ことができるようにするためには、第３図を用いて以下
で説明する携帯物品を行った秘密コードの誤りの記録が
できる記憶装置によって構成して、ある一定の誤り回数
が行なわれた後に携帯物品を無効にするようにする。第
３図は携帯物品の別の実施例を示しており、この記憶装
置は主記憶モジュールによって規定される領域によって
構成されている。
この実施例ではメモリー４３川ま１ビットのｍ・ｎ語、
例えば１ビットの２０４箱済（未使用状態で論理レベル
ーに於いて）で構成され、１１回線４３１を有する鎖錠
を横切った１１段４３２を有する計算機を介してアドレ
スされる。１ビットを書込むと書込み入力４３４のＥ点
に正の論理指令が与えられ、鎖錠４３１に結合された逆
転器４３５によって書き込み操作中にアドレスのブロッ
クが行なわれる。
メモリーの内容（ビット）は導体４３６上で処理され、
メモリーの出力Ｓは携帯物品の入出力ＬＩＧとを結ぶ。
ゲートＥＴ４６８は導体４３６に直結されており、この
ゲート４６８は入力ＡＬＥを有する。デコーダ装置４３
３はアドレス計算機の平行出力４３７に結合され、メモ
リー内で４つの領域を検出し、そのアドレスは例えば以
下のようなものである。すなわち、指動終了ビット用０
アドレス、 資格データ用１〜１６アドレス「 秘密コードの誤り記憶領域用１７〜３２アドレス、記憶
及び転送用データを表わす記憶領域用３３〜２０４７ア
ドレスこのデコーダ装置は各アドレス０，１６，３２，
２０４７を検出するためにプログラム化された４つのデ
コーダ４３３ａ，４３３ｂ，４３３ｃ，４３３ｄによっ
て構成されている。
こられのデコーダの各出力ＡＩ６，Ａ３２，ＣＭは上記
〆モリーの各領域を決定するためのプログラム装置４８
０の入力Ａ１６，Ａ３２，ＣＭに結合されている。この
プログラム装置４８０は２つのバランス回路４７０，４
７１によって構成され、バランス回路４７川ま入力ＡＩ
６とＡ３２と入力ＲＩに結合され、その出力１６一３２
はメモリーのアドレス１６とアドレス３２を付勢（レベ
ルーに）する。バランス回路４７１はプログラム装置の
入力ＡＩ６，ＣＭと入力ＲＩに結合され、バランス回路
４７１の出力０〜１６，１６〜ＣＭはアドレス０とアド
レス１６の間と、アドレス１６とアドレス２０４７の間
で各々付勢される。２段計算機４３９はデコーダ４３３
ｄの出力ＣＭ（最大カウント）に結合されており、デコ
ーダー４４０と直列に結合されている。
その出力は各々Ｃ０，ＣＩ，Ｃ２で示されている。ゲー
ト４４１は出力Ｃ２が付勢された時にその反対入力によ
って計算機４３９を停止させる。これらの装置は携帯物
品の各電気回路の作動の互に異る順序を関連付ける。ア
ドレス計算機４３２の最初の１巡時に出力Ｃ川ましベル
１に付勢され、アドレス計算機４３２の２巡時に出力Ｃ
２が付勢され、以下の時にも同様である。比較装置４４
２はメモリーの出力Ｓと携帯物品の入力ＬＩＧに結合さ
れていて、入力ＬＩＧを介して携帯物品に導入された秘
密コードをメモリーの１〜１６のアドレスに収容された
資格データと比較する。
第３ａ図はこの比較装置の詳細図で、この装置はゲート
ＯＵ−ＥＣＬＵＳＦ４４３と、バランス回路４４４〜４
４５，４４６〜４４７と各々直列に結合された２つのゲ
ートＥＴ４４４ａと４４６ａとによって構成されている
。ゲートＯＵ−ＥＸＣＬＵＳＦ４４３の入力はＳとＥＮ
ＴＲで、その出力はゲートＥＴ４４４ａに結合されてい
る。
このゲートＥＴはプログラム装置４８０とデコーダ４４
０の出力０〜１６とＣＩに各々結合されている。ゲート
ＥＴ４４６ａの入力はデコーダ４３３とデコーダ４４０
の出力ＡＩ６，ＣＩと、バランス回路４４４の出力とに
結合されている。バランス回路４４４〜４４５と４４６
〜４４７はその入力ＲＩを介して以下で第３ｃ図によっ
て説明するゼロリセット回路の出力ＲＩに結合されてい
る。比較装置の入力ＣＩは計算機４３２の作動の第２サ
イクル中に前記もののみを付勢する。秘密コ−ドが誤っ
ていた場合にはバランス回路４４４〜４４５の出力ＥＲ
が論理レベル１に安定になり、秘密コードが正しい場合
にはバランス回路４４６〜４４７の出力ＥＸが時計の第
１右電力ゥントまでレベル１に安定になる。実際には比
較装置の入力１６が時計の第１方客カウントまで前記最
後のものを付勢する。比較装置の入力０←１６とＣＩは
アドレス計算機４３２の第２巡目の１嶺蚤第１アドレス
中に前記のものを有効にしておく。メモリーの出力Ｓに
結合されたゲート４４８の出力Ｐは誤りを許容するため
のメモリーの領域内に消却可能な第１番所へ信号を送り
、ゲート４５０と４５０ａで構成される計数装置を介し
て計数され且つバランス回路Ｒ−Ｓ４４９内に記憶され
る。
ゲート４５０の入力ＥＲ，ＥＸは比較装置４４２の対応
出力に結合されている。比較装置４４２によって行なわ
れた比較結果に応じて、秘密コードが正しい場合にはゲ
ート４５０ａの出力ＳＩにしペルーが生じ、秘密コード
が不正確の場合にはゲート４５０の出力ＥＥにレベル１
が生じる。第３ｂ図にはゲート４５０ａの出力ＳＩに結
合されたシュミレーション装置４５１の他の実施例が示
されている。このシュミレーション装置は電流開閉器４
５１ａ、特に可溶性メモリー４３０のフューズを破断す
るのに必要な電流に対応した強度がシュミレーション電
流になるような値の抵抗４５１ｂと直列に結合されたト
ランジスターによって構成されている。ゲート４５０の
出力ＥＥはゲートＯＵ４５２の入力と結合されており、
このゲートの出力Ｅはメモリーの入力Ｅと連結されてい
て、秘密コードが不正確な時には書込み指令がメモリー
に伝達され、同時に１１回線を有する錬鉄４３１が秘密
コードの誤りを記録するためのメモリーの領域内に消却
可能な第１場所のアドレスを閉じ込める。
デコーダ４４０の出力Ｃ２はバランス回路４４９の入力
Ｃ２に結合されているので、アドレス計算機が完全に１
巡するとゼロにリセットされる。
いいかえると、書込み（又はシュミレーション）停止指
令は時計の約２０２０カウントに相当する遅延時間の終
りまで行なわれない。周波数制限器４５３が例えばカウ
ント長さが１マイクロセコンド以上の再調整可能な型式
の単安定によって構成されている場合には、バランス回
路４４９の出力信号は２．０２ｈｓ以下には決してなら
ない。書込み及び／又は議取り許可指令装置４５４は次
のものによって構成されている。
即ち、ーゲートＥＴ４５４ａ。
この入力はＥＸ，１６一ＣＭ，Ｃ２で示され且つ比較装
置と、プログラム装置４８０と、デコーダ４４０に対応
する出力に結合されている。−ゲートＥＴと直列に結合
されたゲートＯＵ４６７０この入力の１つ１は以下で説
明する始動装置４６３の出力に結合されている。
書込み及び／又は議取り許可指令装置４５４の出力ＡＬ
Ｅは書込みゲート４５５と読取りゲート４６８に結合さ
れている。装置４５４はテストされた秘密コードが正し
い（入力ＥＸ）の場合その出力ＡＬＥに議取り及び／又
は書込み許可を与え、誤りの記憶が行なわれる（入力Ｃ
２）と、ビットのアドレスは記憶禁止された秘密領域（
入力１６一ＣＭ）には属さない。
この許可は書込みゲート４５５と論取りゲート４６８を
開かせる。ゼロリセット装置４５６の出力ＲＩは計算機
４３２の入力ＲＩと、バランス回路４４９の始動装置４
６３の比較装置の入力ＲＩに結合されている。
これについてはその詳細と書込み電圧制御回路４５９と
を示す第３ｃ図を参照して説明する。ゼロリセット装置
４５６はゲートＥＴ４５７によって構成され、その入力
Ｓ（この入力Ｓは逆）、Ｃ０，１６一３２，ＣＡはメモ
リーの出力Ｓと、デコーダ４４０の出力ＣＯと、プログ
ラム装置の出力１６−３２と、周波数制限器４５３の出
力ＣＡとに各々結合されている。このゲートＥＴ４５７
は周波数１６分割器４５８と直列に結合されていて、そ
のゼロリセツト入力はＲＩで示されている。
この周波数分割器自体はゲートＯＵ‘こ結合され、その
他方の入力はＲ′１で示されている。アドレス計算機の
第１巡時に、ゼロリセット装置４５６はその入力ＣＯに
よって付勢されて秘密コードの誤りで記憶領域が完全に
占められた場合には携帯物品の各電気回路をブロックさ
せる。
すなわち、この場合ゲートＥＴ４５７の出力に結合され
た分鹿器によって一つのカウントが携帯物品の有効な各
装置に結合された出力ＲＩに送られる。書込み電圧制御
回路４５９の出力ＲＩはゼロリセット装置４５６の入力
ＲＩに結合されており、書込み電圧ＶＰがある電位以下
に落ちた時にゼロにリセットするカウントを発する。
この回路は抵抗分圧点４６１と書込み電圧と一般電源電
圧ＶＧとを比較するアナログ比較器４６０とによって構
成されている。このアナログ比較器４６０の出力はゲー
トＥＴ４６０ｂの反対入力に結合されており、このゲー
トの他の入力はゲートＯＵ４６２ｂを介して装置４５９
の出力Ｒ１に結合されている。その結果、出力ＲＩへの
ゼロリセットカウントは秘密コード又はシュミレーショ
ンの誤りの記録を書込む時にだけ表示される。一般電圧
電源ＶＧに結合された始動用コンデンサー４６２は携帯
物品の電圧以下になった時にゲートＯＵ４６２ｂの入力
にゼロリセット用カウントを送る。
始動装置４６３は資格デ−夕の初期書込みを可能にする
ためのもので、メモリーの出力Ｓとデコーダ４３３ａの
出力ＡＯＩこ結合されたゲートＥＴ４６６によって構成
されている。
このゲートＥＴ４６６の出力は出力が１で示されたバラ
ンス回路４６４−４６５に結合されており、この始動装
置４６３の出力１はゲートＥＴ４４８の反対入力と書込
み及び／又は説取り許可指令装置４５４のゲートＯＵ４
６７の入力とに結合されている。メモリーの出力Ｓが第
１アドレスにアドレスされてこの出力Ｓ上にレベル１（
ビットが未使用であることを示す）が表わされると、ゲ
ート４６６の出力によってバランス回路４６４−４６５
の出力１がレベル１にされ、その結果、ゲートＥＴ４４
８が閉じる、すなわち秘密コードの誤りとシュミレーシ
ョンとの記憶装置の作動が禁止される、一方、ゲートＯ
Ｕ４６７を介して書込み及び／又は議取り許可ゲート４
５５，４６８が開く。これによって資格データの書込み
が可能となる。資格データの書込み後、携帯物品の電圧
を止め、次いで携帯物品の入力ＬＩＧに積極指令を与え
る電圧を再び加えてメモリーの最初のアドレス（アドレ
スゼロ）にあるビットは消却し、ゲート４６６は完全に
閉じられる。バランス回路４６４−４６５はその入力Ｒ
Ｉを介してゼロリセット装置４５６に結合されているの
でバランス回路は各電圧印加時に自動的にゼロになる。
テストされた秘密コードの有効性を制御するために前記
の本発明携帯物品の実施例と組合せて用いられるデータ
伝送装置は、カウント発生装置（例５０００カウント）
によって構成され、その出力は携帯物品の入力日と結合
される。
更にこの装置には携帯物品の出力ＬＩＧと結合されたバ
ランス回路システムが設けられている。５０００カウン
ト後にゲート４６８を開くのを拒絶する状態が変化しな
い場合には、それはテストした秘密コードが不正確であ
るか資格コードの誤りの記入領域が一滴であることを示
している。
これら２つの場合にはデータ伝送操作と処理が拒絶され
、データ伝送装置上に携帯物品保持者に警告を示す表示
が示される。
【図面の簡単な説明】
第１図は単一メモリーで秘密コードの誤りを記臆する回
路を構成する本発明の第１実施例の電気回路の論理概念
図。 第ｌａ〜ｌｉ図は第１メモリー素子で秘密コードの誤り
を記憶する回路を構成した電気的携帯物品の第２実施例
の電気回路の部分詳細図。第２図は本発明の携帯物品と
組合されるデータ伝送装置の概念図。第３図は誤り計算
機と組合された複数メモリー素子を有する秘密コードの
誤りを記憶する回路によって構成された電気式携帯物品
の第３の実施例の電気回路の詳細図。第３ａ，３ｂ，３
ｃ図は識別比較装置と、シュミレーション回路と、ゼロ
リセット回路と、供給電圧制御回路とを示す第３図の実
施例を構成する部分の各詳細図。１…記憶モジュール、
２…アドレス計算機、３，４・・・制御装置、５…識別
比較装置、６・・・シュミレータ、７・・・記憶回路、
８・・・アドレスデコーダ、９…書込電圧制御装置、１
０…周波数制限器、−１１，１２…入力、１５…ゼロリ
セット装置、１６・・・出力、１７・・・始動回路、１
５５…データ伝送装置。 ＦＩＧ，ｌ ＦＩＧ、ｌａ ＦＩＧ．ｌｂ ＦＩＧ．ＩＣ ＦｒＧ，ｌｄ ＦＩＧ‐ｉＧ ＦＩＧ．ｉ； ＦＩＧ．１９ ＦＩＧ．ｌｈ Ｆ‘Ｇ．Ｋ Ｆ‘Ｇ．２ ＦＩＧ．３宮 ＦＩＧ，３ｂ ＦＩＧ．３Ｃ ＦＩＧ．３

Claims (1)

  1. 【特許請求の範囲】 １ データ伝送装置と組合されてデータを秘密状態で記
    憶及び伝送するための独立した携帯電子物品であつて、
    この携帯物品は、−資格データを含む容易に伝送できる
    形態でデータを記憶するための少なくとも一つの記憶モ
    ジユールと、−この携帯物品を前記データ伝送装置と一
    時的に結合させるための携帯物品外部の接継可能な連結
    手段と、−前記連結手段と前記記憶モジユールとを相互
    結合する前記記憶モジユール指令回路であつて、前記記
    憶モジユールとこの指令回路は微少構造の論理形態で作
    られているものと、−前記記憶モジユールと前記連結手
    段に結合されて、記憶モジユール内に含まれる資格デー
    タと携帯物品の所有者が与え且つ前記データ転送装置を
    介して携帯物品内に導入された秘魅コードとを比較する
    ための識別比較装置とによつて構成され、更に、 −永久メモリーによつて構成される少なくとも一つのメ
    モリー素子によつて構成され、秘密コードの誤りの痕跡
    を永久状態で保持するように前記識別比較装置と組合さ
    れた秘密コードの誤りを記憶する記憶回路を備えている
    ことを特徴とする携帯物品。 ２ 前記記憶回路が禁止回路を介して携帯物品の各電気
    回路を禁止するようになつていることを特徴とする特許
    請求の範囲第１項記載の携帯物品。 ３ 前記識別比較装置が入力手段の許可指令装置を介し
    て記憶モジユールの入力手段を付勢することを特徴とし
    た特許請求の範囲第１項又は第２項記載の携帯物品。 ４ 前記入力手段の許可指令装置が書込みゲートを付勢
    するような特許請求の範囲第３項記載の携帯物品。 ５ 前記入力手段の許可指令装置が読取りゲートを付勢
    することを特徴とする特許請求の範囲第３項記載の携帯
    物品。 ６ 前記記憶回路のメモリー素子がＭＮＯＳメモリーで
    あることを特徴とする特許請求の範囲第１項〜５項のい
    ずれかに記載の携帯物品。 ７ 前記記憶回路のメモリー素子がオボニツクメモリー
    であることを特徴とする特許請求の範囲第１項〜第５項
    のいずれかに記載の携帯物品。 ８ 前記記憶回路のメモリー素子がＦＡＭＯＳメモリー
    であることを特徴とする特許請求の範囲第１項〜第５項
    のいずれかに記載の携帯物品。 ９ 前記記憶回路のメモリー素子が破壊可能素子である
    ことを特徴とする特許請求の範囲第１項〜第５項のいず
    れかに記載の携帯物品。 １０ 前記記憶回路のメモリー素子がフユーズであるよ
    うな特許請求の範囲第９項記載の携帯物品。 １１ 供給時に前記記憶回路と並列に結合されたシユミ
    レーシヨン回路を更に含むことを特徴とする特許請求の
    範囲第９項又は第１０項いずれかに記載の携帯物品。 １２ 記憶回路の供給電圧の制御回路を更に含むことを
    特徴とする特許請求の範囲第１項、第１０項又は第１１
    項いずれかに記載の携帯物品。 １３ 前記供給電圧制御回路が他の回路を介して携帯物
    品の電気回路を禁止し、指令することを特徴とする特許
    請求の範囲第１２項記載の携帯物品。 １４ 前記供給電圧制御回路がアナログ比較装置いよつ
    て構成されていることを特徴とする特許請求の範囲第１
    ２項又は第１３項いずれかに記載の携帯物品。 １５ 前記入力手段許可指令装置に結合された識別回路
    を更に含むことを特徴とする特許請求の範囲第３項〜第
    １４項いずれかに記載の携帯物品。 １６ 前記識別回路がメモリー素子によつて構成されて
    いることを特徴とする特許請求の範囲第１５項記載の携
    帯物品。 １７ 前記識別回路のメモリー素子が破壊可能なもので
    、この破壊可能メモリー素子が記憶モジユール内に資格
    データの書込み後に完全に破壊されるようになつている
    ことを特徴とする特許請求の範囲第１６項記載の携帯物
    品。 １８ 前記識別回路の破壊可能な記憶モジユールがフユ
    ーズであることを特徴とする特許請求の範囲第１７項記
    載の携帯物品。 １９ 前記記憶回路が秘密コードの誤りの各痕跡を受け
    ることのできる複数のメモリー素子によつて構成されて
    いることを特徴とする特許請求の範囲第１項〜第１８項
    いずれかに記載の携帯物品。 ２０ 前記記憶回路が秘密コードの誤りを記憶できる未
    使用メモリー素子を検出するための未使用アドレス検出
    装置と組合されていることを特徴とする特許請求の範囲
    第１９項記載の携帯物品。 ２１ 前記記憶回路が、 ・行なわれ且つ記憶回路に記録された秘密コードの誤り
    の数を数え、・この誤りの数が所定の限界に達した時に
    禁止信号を発する、計数回路と禁止回路とに結合されて
    いることを特徴とする特許請求の範囲第９項又は第２０
    項いずれかに記載の携帯物品。 ２２ 前記計数−禁止回路が記憶回路のメモリー素子の
    読取り出力に結合されている分圧器によつて構成されて
    いることを特徴とする特許請求の範囲第２１項記載の携
    帯物品。 ２３ 前記記憶回路の各メモリー素子が記憶モジユール
    のメモリー素子によつて構成されていることを特徴とす
    る特許請求の範囲第１項〜第２２項いずれかに記載の携
    帯物品。 ２４ 前記始動回路のメモリー素子が記憶モジユールの
    メモリー素子の一つであることを特徴とする特許請求の
    範囲第１６項〜第２３項いずれかに記載の携帯物品。 ２５ 記憶モジユールと組合されたアドレス計数機と結
    合された周波数制限器を更に含むことを特徴とする特許
    請求の範囲第１項〜第２４項いずれかに記載の携帯物品
    。
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