JPS60154633A - 半導体装置 - Google Patents
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- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体装置に係り、特に、複数の半導体チッ
プを有する半導体配線基板(以l:、配線基板という)
をパッケージ基板に取り付ける手段に適用し、て有効な
技術に関するものである。
プを有する半導体配線基板(以l:、配線基板という)
をパッケージ基板に取り付ける手段に適用し、て有効な
技術に関するものである。
半導体チップ、例えば、大規模半導体集積回路(以下、
単にLSIという)のチップlは、第1図に示すように
、シリコン(S」)からなる配楳塙板2にバンブ電極3
を介し、てフリップチップ方式のフェイスダウンボンデ
ィングによって電気的9機械的に接続されている(特開
昭54−73564号公報)。この電極形成の際、配線
基板21−のアルミニウム(A、R,)配線のににクロ
l、(Cr)−銅(Cu )−金(A u )の導電層
(図示し、ていない)の1−に1う田(Ph/Sn)層
を形成し、てボンディングを容易にするとともに寿命、
信頼性等を向−1ニさせることが考えられる。
単にLSIという)のチップlは、第1図に示すように
、シリコン(S」)からなる配楳塙板2にバンブ電極3
を介し、てフリップチップ方式のフェイスダウンボンデ
ィングによって電気的9機械的に接続されている(特開
昭54−73564号公報)。この電極形成の際、配線
基板21−のアルミニウム(A、R,)配線のににクロ
l、(Cr)−銅(Cu )−金(A u )の導電層
(図示し、ていない)の1−に1う田(Ph/Sn)層
を形成し、てボンディングを容易にするとともに寿命、
信頼性等を向−1ニさせることが考えられる。
一方、前記配線基板2をパッケージ語根4に強固に接着
するため、本発明者によって、配線1ル板2の裏面にチ
タン(Ti)−ニッケル(N1)−銀(Δg)又は金(
A1」)やクロム(r、r)−ニラゲル(Ni)−銀(
Δg)又は金(A1−1)からなる導電層(図示してい
ない)を蒸着し、て形成し、前記導電層」―に半田(P
b/Sn)層5を形成し7さらに金(Au)ペースト6
を介し、て接着することが考えら扛ている。あるいは、
金ベースト〇に代えて銀(Δg)ペースト等の接着剤を
用いて直接ぺ1ノツ1へを接着する方法が考えられる。
するため、本発明者によって、配線1ル板2の裏面にチ
タン(Ti)−ニッケル(N1)−銀(Δg)又は金(
A1」)やクロム(r、r)−ニラゲル(Ni)−銀(
Δg)又は金(A1−1)からなる導電層(図示してい
ない)を蒸着し、て形成し、前記導電層」―に半田(P
b/Sn)層5を形成し7さらに金(Au)ペースト6
を介し、て接着することが考えら扛ている。あるいは、
金ベースト〇に代えて銀(Δg)ペースト等の接着剤を
用いて直接ぺ1ノツ1へを接着する方法が考えられる。
し、かし、ながr)、前記配線基板2とパッケージ展板
4との接着手段では次のような欠点があることを本発明
者は実;倹中に発見し7た− (1)前者の金ベーストにを用いた場合は、配線堰板2
の表面り一はr′:r−C+1−ハf−又は△IIの導
電層を設けた後、裏面にも異種の(−、r−Ni−△F
、yはAllの導電層を設けなけ才(はなfコ)ない。
4との接着手段では次のような欠点があることを本発明
者は実;倹中に発見し7た− (1)前者の金ベーストにを用いた場合は、配線堰板2
の表面り一はr′:r−C+1−ハf−又は△IIの導
電層を設けた後、裏面にも異種の(−、r−Ni−△F
、yはAllの導電層を設けなけ才(はなfコ)ない。
(2)後者の銀ペーストを用いた場合は、前記ハg。
ペーストけ、パラか−ジ粘板4とし、て熱伝導のよい0
.5〜3 、5 +w量%のベリリウムを含む電気絶縁
性の炭化シリ−1ン焼結体(以下、SiCと略称する)
を用いて放熱効果を向上させる場合、低融点(約200
℃)であるが、接着剤が含有されているため、熱抵抗が
大きく、前記SIGの利点を抹殺し、てし、まう。
.5〜3 、5 +w量%のベリリウムを含む電気絶縁
性の炭化シリ−1ン焼結体(以下、SiCと略称する)
を用いて放熱効果を向上させる場合、低融点(約200
℃)であるが、接着剤が含有されているため、熱抵抗が
大きく、前記SIGの利点を抹殺し、てし、まう。
(3)A++Si共晶で接着を行うと、バンブ電極部に
熱のためA uが拡散し、寿命の低下をまねく。
熱のためA uが拡散し、寿命の低下をまねく。
本発明の一つの1°1的は、マルチデツプ1. S +
等の配線基板とパソ/7−−ジ基板との接着用導電層
形成工程を低減することかできる技術手段を提供するこ
とにある。
等の配線基板とパソ/7−−ジ基板との接着用導電層
形成工程を低減することかできる技術手段を提供するこ
とにある。
本発明の他の目的は、特に、前記電気絶縁性の8jOか
らtrるパッケージJ1(板を用いた13↓今において
、よ+1一層のh(熱効果を向!−させ、゛1′:導体
装]C1の寿命と信頼性を向1−させるごどができる技
術手段を提供する。τとにある。
らtrるパッケージJ1(板を用いた13↓今において
、よ+1一層のh(熱効果を向!−させ、゛1′:導体
装]C1の寿命と信頼性を向1−させるごどができる技
術手段を提供する。τとにある。
本発明の前記なIE+びにその他の目的と♀Ii 、’
lJJな牙11徴は、本明細7)の記述及び添付図面G
−よ−・て明l゛)かになるであ7)う。
lJJな牙11徴は、本明細7)の記述及び添付図面G
−よ−・て明l゛)かになるであ7)う。
本願によって開示される発明のうち代表的なものの概要
を簡Q1−に説明すれば、下記のとおりである。
を簡Q1−に説明すれば、下記のとおりである。
すなわち、マルチチップ+−si等の配線基板の表面に
設けられている電極形成用導電層の金属材と同一の金属
材かl)なる導電層、例えば、C,r −C,u −A
t+等の金属層を前記配線基板の裏面に設け、該Δ1
」等の金属層の1−にP b / S n層を設けた構
成にすることにより、前記配線基板とバッ/7−−ジ基
板との接着用導電層形成l二程を低減し、カで)、半導
体装置の放熱効果を向トさせ、その寿命と信頼性を向ト
ーさせるものである。
設けられている電極形成用導電層の金属材と同一の金属
材かl)なる導電層、例えば、C,r −C,u −A
t+等の金属層を前記配線基板の裏面に設け、該Δ1
」等の金属層の1−にP b / S n層を設けた構
成にすることにより、前記配線基板とバッ/7−−ジ基
板との接着用導電層形成l二程を低減し、カで)、半導
体装置の放熱効果を向トさせ、その寿命と信頼性を向ト
ーさせるものである。
以下、本発明の構成について、実施例とともに説明する
。
。
第2図は、本発明の半導体装置の一実施例を説明するた
めの概略断面図であり、第1図と同等の機能を有するも
のは同一・符号を付け、その繰り返しの説明は省略する
。
めの概略断面図であり、第1図と同等の機能を有するも
のは同一・符号を付け、その繰り返しの説明は省略する
。
本実施例は、第2図に示すように、配線基板2の裏面に
Cr −CI−+−Auの導電層(図示し、ていない)
を蒸着によに形成し7、さらにAu層の1−にI)h/
Snの導電層7を蒸着し1、配線も(板2と△11ベー
スト6を介して前記電気絶縁性のSiCかI’) l、
’H’、るバソか−ジ!占+反4とを接着し7たもので
ある。ノ蓼゛む、電気絶縁性の81(7については特開
昭57−25411号公報番−詳し7く示されている。
Cr −CI−+−Auの導電層(図示し、ていない)
を蒸着によに形成し7、さらにAu層の1−にI)h/
Snの導電層7を蒸着し1、配線も(板2と△11ベー
スト6を介して前記電気絶縁性のSiCかI’) l、
’H’、るバソか−ジ!占+反4とを接着し7たもので
ある。ノ蓼゛む、電気絶縁性の81(7については特開
昭57−25411号公報番−詳し7く示されている。
前記配線11シ板2の表面は、第1図と回(・〕)の構
成になっているので、こ、二ではその説明は省略する1
また、前記Auペースト〇はあらかじめSi C,J、
l;板41−に印刷し、である。
成になっているので、こ、二ではその説明は省略する1
また、前記Auペースト〇はあらかじめSi C,J、
l;板41−に印刷し、である。
また前記Pb/Sn導電層をSnの、7ノ、の導電層に
変えてΔu/Snの共晶により接−7fするようにし、
でもよい。
変えてΔu/Snの共晶により接−7fするようにし、
でもよい。
このように配線1ル板を構成することにより、その表面
にCr −CLl−A11とPI)/Snからなる電極
形成用導電層を、その裏面にはこオ(と同じc′:■・
−C,l+−Δ−1とp h/ S nからなる接着用
導電層7をそれぞ才(同時に蒸着することができる。
にCr −CLl−A11とPI)/Snからなる電極
形成用導電層を、その裏面にはこオ(と同じc′:■・
−C,l+−Δ−1とp h/ S nからなる接着用
導電層7をそれぞ才(同時に蒸着することができる。
また、配線基板2と熱伝導のよい前記電気絶縁性のSi
Cからなるパッケージ2I(板4との接着をへgペース
トを使用しないで行うことができるため、半導体チップ
1及び配線基板2で発生し、た熱を前記パッケージ基板
4へ効率よく伝導することができる。
Cからなるパッケージ2I(板4との接着をへgペース
トを使用しないで行うことができるため、半導体チップ
1及び配線基板2で発生し、た熱を前記パッケージ基板
4へ効率よく伝導することができる。
また、接着面にP b / S nに介在することによ
り、ハ+J Si共共晶りも低温で接着することができ
る。さらに、P)+/Sn膜厚を薄くすることができる
。
り、ハ+J Si共共晶りも低温で接着することができ
る。さらに、P)+/Sn膜厚を薄くすることができる
。
以ヒ説明し、たように、本願によって開示さ4また新規
な技術手段によれば、次のような効果を得ることができ
る。
な技術手段によれば、次のような効果を得ることができ
る。
(1)配線基板の表面に設けら第1.ているバンプ電極
形成用導電層、例えば、Cr−Cu−AuとI)h/S
nからなる金属材と同じ金属材からなる接着用導電層を
2配線基板の裏面に設けて配線基板とパッケージ基板を
接着することにより、前記配線基板の表裏両面の導電層
を同時に蒸着することができるので、組立工程が低減で
きる。
形成用導電層、例えば、Cr−Cu−AuとI)h/S
nからなる金属材と同じ金属材からなる接着用導電層を
2配線基板の裏面に設けて配線基板とパッケージ基板を
接着することにより、前記配線基板の表裏両面の導電層
を同時に蒸着することができるので、組立工程が低減で
きる。
(2)配線基板と熱伝導のよいSiCからなるパラ斤−
ジ痔板との接着をΔ已ペーストを使用しないでPb/S
nを介在することにより、熱抵抗を小さくすることがで
きるため、半導体チップ及び配線基板で発生し、た熱を
前記パッケージ基板へ効率よく伝導することができる。
ジ痔板との接着をΔ已ペーストを使用しないでPb/S
nを介在することにより、熱抵抗を小さくすることがで
きるため、半導体チップ及び配線基板で発生し、た熱を
前記パッケージ基板へ効率よく伝導することができる。
(3)接着面にP b / S nを介在することによ
り、A u S i共晶よりも低温で接着ができる。
り、A u S i共晶よりも低温で接着ができる。
(4)前記(2L (3)により半導体装置の放熱効果
を向−1−させることができるため、半導体装置の寿命
及び信頼性を向−1−させることができる。
を向−1−させることができるため、半導体装置の寿命
及び信頼性を向−1−させることができる。
以−ヒ、本発明を実施例にもとづき説明したが、本発明
は、前記実施例に限定されるものでなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
は、前記実施例に限定されるものでなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
第1図は、LSI等の半導体チップを有する半導体装置
の配線基板とパッケージ基板との接着技術の問題点を説
明するための要部の概略断面図、第2図は、本発明の半
導体装置の一実施例を説明するための要部の概略断面図
である。 図中、■・・・半導体チップ、2・・・配線基板、3・
・・バンブ電極、4・・・パッケージ基板、6・・・A
uペースト、7・・・接着用4電層である。 第 1 図
の配線基板とパッケージ基板との接着技術の問題点を説
明するための要部の概略断面図、第2図は、本発明の半
導体装置の一実施例を説明するための要部の概略断面図
である。 図中、■・・・半導体チップ、2・・・配線基板、3・
・・バンブ電極、4・・・パッケージ基板、6・・・A
uペースト、7・・・接着用4電層である。 第 1 図
Claims (1)
- 【特許請求の範囲】 1、半導体チップをその表面に設けた半導体配線基板の
裏面に、その表面に設けられている電極形成用導電層と
同一の金属材からなる導電層を設けて、前記半導体配線
基板をパッケージ基板に取り付けたことを特徴とする半
導体装置。 2、前記金属層はクローム((T、r)−銅(C1」)
−金(Δ11)の:AtI膜で形成され、その・金薄膜
の、にに半田又は錫の薄膜を形成【−1てなることを特
徴とする特許請求の範囲第1項記載の半導体装置。 3、前記パッケージ基板は主とし、て少量のベリリウム
と炭化シリコンからなることを特徴とする特許請求の範
囲第1項及び第2項記載の半導体装置。 4、前記半導体配線基板の表面に複数の半導体チップを
設けたことを特徴とする特R′1請求の範囲第1項乃至
第3項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1018684A JPS60154633A (ja) | 1984-01-25 | 1984-01-25 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1018684A JPS60154633A (ja) | 1984-01-25 | 1984-01-25 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60154633A true JPS60154633A (ja) | 1985-08-14 |
Family
ID=11743250
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1018684A Pending JPS60154633A (ja) | 1984-01-25 | 1984-01-25 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60154633A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4818728A (en) * | 1986-12-03 | 1989-04-04 | Sharp Kabushiki Kaisha | Method of making a hybrid semiconductor device |
-
1984
- 1984-01-25 JP JP1018684A patent/JPS60154633A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4818728A (en) * | 1986-12-03 | 1989-04-04 | Sharp Kabushiki Kaisha | Method of making a hybrid semiconductor device |
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