JPS60148230A - バ−スト訂正巡回符号復号器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、誤り訂正符号を利用する通信系や情報処理系
で用いられる復号器に関する。

〔発明の技術的背景〕

誤り訂正符号を利用する通信系（二関しては情報工学講
座「符号理論」嵩忠雄他４１！（コロナ社）に詳細に記
載されている。即ち、通信系の典型的なモデルにおいて
は、情報源から出る情報が２値系列変換器で２値系列に
変換され、その出力は符号器に入れられて冗長が機械的
に付加されたのち変調器で通信路に適した波形に変換さ
れて通信路に送り出される。通信路では一般（二雑音に
よる妨害を受ける。受信側では、波形は復調器で冗長を
含んだ２値系列に復調され、復号器でこの冗長を用いて
誤り訂正あるいは検出が行なわれ、冗長部分が除去され
た２値系列が出力される。通信路で雑音の致命的影響が
なく、復号器で正しく復号が行なわれたとき、復号器の
出力の２値系列は伝送などに要する時間だけさかのぼっ
た時点における送信側の２値系列変換出力２値系列に等
しい。

なお、記憶媒体を通信路と見做せば、上記誤り訂正方式
は記憶装置にも適用できる。

第１図は、前記受信側における復号器の従来例としてバ
ースト訂正巡回符号復号器を示しておシ、誤りの有無、
誤りビット・ぐターン、誤り位置の検出を行なうための
ものである。即ち、Ｄｌはビットシリアルな入力データ
、たとえばｂピットバースト訂正巡回符号であって、そ
の生成多項式をｇ勾としたときにｇ（ト）＝　（Ｘｅ＋
１）　ｇｔ（３）・・・９ｍ〜（Ｃ≧２ｂ）の如く互い
に素な因子に分解できるものとする６１０〜１ｍは上記
入力データＤ１であって、それぞれ各因子による割り算
を行なって剰余が零でないかあるかによって誤りの有無
を検出するものである。そして、どれかのシンドローム
発生回路１０〜ｌ　Ｉｌｌで剰余が零でないことが検出
されたとき、たとえば入力データを遮断するように制御
するようになっている。

また、このように誤りの存在が検出されたとき。

因子（Ｘ’＋　１　）による割り算が行なわれる（Ｘ”
＋１）シンドローム発生回路１゜における剰余データを
格納するレジスタには誤まりパターンがいくらかシフト
した形で入っている。２は上記（Ｘ”＋１）シンドロー
ム発生回路１−におけるレジスタ内の所定ビット数が連
続する一部のブロックデータが全て１０ｍであるか否か
を判定するテスト回路であって、全て１０ｍであると判
定したときに残りのデータ（誤りビットノぐターンデー
タであって誤り訂正が可能なパースト誤りの長さ以下で
ある。）をラッチ回路３にラッチさせるための出力信号
を発生し、全て＠Ｏｍであると判定しなかったときはカ
ウンタ４゜を歩進させるための出力信号を発生する。

前記（・Ｘｅ＋１　）シンドローム発生回路１゜は、上
記カウンタ４゜の出力により前記レジスタの・データの
リング状のシフト動作が゛制御されるようになっている
。５．〜５ｍはそれぞれ一方の入力として前記ラッチ回
路３の誤りビットパターンデータが導かれ、それぞれ他
方の入力として前記生成多項式の既約因子ｉｔ　（ｘ＋
−ｇ−（ｘ）による割り算が行なわれる第１〜第ｍのシ
ンドローム発生回路１１〜１ｍそれぞれの剰余データ格
納レジスタ内における一部のデータ（前記誤り２ターン
と同じビット数）が導かれ、内入力の一致・不一致を比
較判定する比較器である。

４１〜４ｍはそれぞれ上記比較Ｒ５１〜５ｍの不一致判
定出力信号により歩進可能となるカウンタであって、そ
れぞれのカウンタ出力により前記第１〜第ｍのシンドロ
ーム発生回路１．〜１ｍにおける各レジスタのデータの
リング状シフト動作および割り算動作を繰り返させるた
めのものである。したがって、各比做器５１〜５ｒｎテ
誤ｉＪ　ｚｆターンの一致判定が行なわれた状態でハ、
各カウンタ４゜、４ｍの内容は全データの中での誤り位
置に対応しており、この各カウンタ４゜、４１〜４ｍの
出力が誤り位置計算回路６に導かれて誤り位置が算出さ
れ、この算出された誤り位置に基いて誤り訂正を行なう
ようになっている。なお、７はデータ伝送路に挿入され
たバッファ用データレジスタである。また。

８は上記復号器の動作クロックを供給するクロック回路
である。

〔背景技術の問題点〕

上述した従来の復号器においては、（Ｘ’＋１）因子に
よる割り算が行なわれるシンドローム発生回路（二おけ
る誤すビットノ中ターンの検出を行なうために、割り算
の剰余に対してシフト動作と割り算を繰り返す間に行な
うものである。したがって、上記誤すビットノリ―ンの
検出に際してシフト動作に必要なりロック数は、最も多
い場合には生成多項式の因子の相数分必要となり、この
クロック時間が長くなって誤り訂正の所要時間が長くな
る。

〔発明の目的〕

本発明は上記の事情に鑑みてなされたもので。

誤りビットパターンの検出時間を短縮でき、ひいては誤
り訂正時間の短縮化を図り得るバースト訂正巡回符号復
号器を提供するものである。

〔発明の概要〕

即ち、本発明は、その生成多項式ｇ■に（Ｘｎ＋　１　
）　（ｎは正の整数）の因子を含むバースト訂正巡回符
号入力を復号するバースト訂正巡回符号復号器において
、（Ｘ”＋１）因子による割り算を行なう（Ｘ″＋１）
シンドローム発生回路における割り算の剰余データが並
列に入力し、このデータ中の一定数の連続した１０ｍビ
ットの位置を検出する１０１ビツト位置検出回路（たと
えばグログラマプルロジツクアレイ回路）と、前記剰与
データが並列に入力し、これを格納してシフトビット数
指定信号入力に応じてシフトを行なうバレルシフターと
、前記１０″Ｌビット位置検出回路の出力に基いて上記
ノ骨しルシフターでシフトすべきピット数を決定し前記
シフトビット数指定信号を出力する優先順位決定回路と
を具備し、前記バレルシフターで誤すビッ　トノ？ター
ンのデータを得ることを特徴とするものである。

Ｃ発明の一実施例〕 以下１図面を参照して本発明の一実施例を詳細に説明す
る。

第２図に示すバースト訂正巡回符号復号器は。

第１図を参照して前述した復号器に比べて次の点が異な
る。即ち、（Ｘｃ＋１）シンドローム発生回路２０のシ
フト制御用のカウンタ（第１図４゜）を省略し、上記シ
ンドローム発生回路２０における剰余データが並列に入
力し、一定数の連続した＠０”ピットのブロックデータ
の位置全検出するプログラマブル・ロジック・アレイ（
ＰＬＡ）回路２１を設け、同じく前記剰余データが並列
に入力してこれを格納し、シフトビット数指定信号入力
に応じたビットシフトを行なって誤りピットノリーンデ
ータを得るバレルシフター２２を設け、前記ＰＬＡ回路
２１の出力に対して優先順位決定のためのエンコード処
理を行なって上記／々レルシフター２２のシフトすべき
ビット数を決定してシフトビット数指定信号出力を発生
する優先順位決定回路２３を設ケ、前記バレルシフター
２２の誤りピットノやターンデータをラッチ回路３に入
力し、上記優先順位決定回路２３のビット数データを誤
シ位置計算回路６に入力するようにしている。

なお、その他は同じであるので、第２図中第１図と同一
部分には同一符号を付してその説明を省略している。

上記Ｐ　Ｌ　Ａ　回路２１　ハ、前記（Ｘｅ＋　１　）
　シンドローム発生回路２ｏにおけるレジスタの値をＸ
ｏ、Ｘｓ、＊−Ｘｏ−ｈとした場合に。

Ｙ　ｏ　＝Ｘ　ｂ　十−十Ｘ　ｅ　−１Ｙ　１　＝Ｘ　
ｂ＋　ｔ　＋−−ｔ−ｘ　１１−１　＋ｘ　６Ｙ　ｓ　
＝Ｘ　ｂ＋ｍ　＋軸−＋ｘ　６４４　＋ｘ　ｏ　＋ｘ　
ｔＹ　Ｃ−ｔ−ｂ＝Ｘ　ａ　−ｔ　＋Ｘ　ｏ　＋Ｘ　１
　＋・”　＋Ｘ　ｅ−ｂ−ｓＹＣ−ｂ＝Ｘｏ＋Ｘ、　十
・＋　Ｘａ−ｂ−ｘＹ　６−１　＝Ｘ　ｂ−ｔ　＋　−
＋　Ｘ　ｃ−＊（但し、十はオア記号） となるＹ６．Ｙｌ、・・・、Ｙｃ−ｔ（またはこれらと
同等な論理信号）を出方するように構成されている。

また、前記優先順位決定回路２３は、上記ＰＬＡ回路２
１の出力（Ｙｏ　、　・−・、　Ｙｃ−ｓ　）の′０”
となるＹｉのうち一番大きい＋（＝ｉｏ）を選択するも
のであり、出力Ｙｉが０ｍになるのはバースト誤りのピ
ットノ母ターンがｘｌ。

Ｘｓ＋ｘ、・・・、Ｘ１＋ｂ−ｔに現われていることを
示している。

シタ力って、ノ々レルシフタ−２２は上記優先順位決定
回路２３によね選択されたｉｏ−ビツトシフトを行なう
ことによって誤りビットパターンＸｌｏ、Ｘｔｏ＋ｘ、
−・・、Ｘｓｏ＋ｂ−１を抽出するようになる。

ここで、−例として入力データの生成多項式９式％ ） く３つの因子に分解可能なものを例にとると、ｇ囚は積
数２の体上の多項式（ｍｏｄ２で係数を考える。）であ
る。本来のデータの長さが９５６３ビツト、それを多項
式と思ったときのｇ（ト）での剰余を５１ビツトで表わ
して上記本来のデータの後に付けた全長９６１４ビツト
を巡回符号として送り出し、上記多項式の各因子（Ｘ”
＋１）。

（Ｘ１８　十Ｘ　１丁子Ｘ”＋−Ｘ”＋　Ｘ”＋　Ｘ　
＋１　）、（Ｘ”＋Ｘ”＋　Ｘ’＋ｘ’−１−ｘ’＋ｘ
”＋　１）によりそれぞれ割り算を行なう３個のシンド
ローム発生回路によって剰余を出していく。そして、上
記９６１４ビツトのデータが入力し終ったときに、各因
子による割り算の剰余のどれか１つでも宝でないものが
出た場合、７ビツト幅以下（本例ではＣ＝２２であるの
で１１ビツト幅以下）のバースト誤りによるものであれ
ばノ々−スト誤りの訂正が可能となり。

その訂正時間が従来に比べて短縮される。即ち。

（Ｘｅ＋　１　）シンドローム発生回路２０からＰＬＡ
回路２１およびノ々レルシフタ−２２へのデータ並列転
送および優先順位決定回路２３でのエンコード処理は１
クロツクで行なわれ、バレルシフター２２でのシフト処
理も１クロツクで行なわれて１１ビツトの誤りビット／
ぐターンデータが得られる。そして、この誤りビットパ
ターンデータがラッチされ、このラッチデータと他の２
個のシンドローム発生回路における割り算の剰余データ
とが下位１１ビツト同志が一致してその上位７ビツトあ
るいはθピットがそれぞれ０になるまでシフト動作と割
り算とが行なわれる。このとき、最もクロック数が多い
場合で一１９クロック、２３クロツクかかるが、それ以
上になるときは訂正不可能な誤りである。そして、バレ
ルシフター２２でのシフトビット数と２個のカウンタで
それぞれ計数された誤り・やターン一致までの２個のシ
ンドローム発生回路でのシフト回数（シフトビット数）
とに基いて誤り位置が算出されるようになる。

即ち、上記実施例の復号器によれば、（Ｘｅ十１）シン
ドローム発生回路２ｏにおける割り算の剰余データに誤
りが発生しているときに、その誤りビットパターンの検
出なＰＬＡ回路２１゜優先順位決定回路２３．バレルシ
フター２２により行なうようにしたので、従来例に比べ
てクロック数が少なく、クロック時間が短かく、誤り訂
正時間が短かくなる。

なお、ＰＬＡ回路２１に代えて同等な機能を有する論理
回路を使用してもよい。

〔発明の効果〕

上述したように本発明のバースト訂正巡回符号復号器に
よれば、誤りビット・やターンの検出時間を短縮でき、
ひいては誤り訂正時間の短縮化を図ることができる。

【図面の簡単な説明】

第１図は従来のバースト訂正巡回符号復号器を示すブロ
ック図、第２図は本発明に係るバースト訂正巡回符号復
号器の一実施例を示すブロック図である。 ４、〜４ｍ・・・カウンタ、５．〜５ｍ・・・比較器、
６・・・誤り位置計算回路、２ｏ・・・（Ｘｃ＋１）シ
ンドローム発生回路、２１・・・ＰＬＡ回路、２２・・
・バレルシフター、３３・・・優先順位決定回路。 出願人代理人　弁理士　鈴　江　武　彦第１図 第２図

Claims (2)

【特許請求の範囲】
1. （１）その生成多項式ｇ（３）に（Ｘ”＋１）の因子を
   含むバースト訂正巡回符号入力を復号するノ々−スト訂
   正巡回符号復号器において、前記生成多項式の各因子に
   よる割り算をそれぞれ対応して行なう複数個のシンドロ
   ーム発生回路のうち（Ｘ″＋１）因子による割り算を行
   なう（Ｘ”　＋　１　）シンドローム発生回路における
   割り算の剰余データが並列に入力し、このデータ中の一
   定数の連続した″０”ビットの位置を検出する＠０＃ピ
   ット位置検出回路と、前記剰余データが並列に入力し、
   これを格納してシフトビット数指定信号入力に応じてシ
   フトを行なう・々レルシフターと、前記′″Ｏｍビット
   位置検出回路の出力に基いて前記ノ９レルシフターでシ
   フトすべきビット数を決定し前記シフトビット数指定信
   号を出力する優先順位決定回路とを具備し、前記バレル
   シフターで誤すビットノ量ターンのブータラ得ることを
   特徴とするバースト訂正巡回符号復号器。
2. （２）　前記ノ奇しルシフターで得うれた誤りヒツトパ
   ターンのデータをラッチするラッチ回路と、このラッチ
   回路にラッチされた誤すビットノぐターンの戸−夕とＣ
   Ｘｅ＋１　）因子以外の既約因子による割り算が行なわ
   れるシンドローム発生回路における割り算の剰余データ
   との比較を行ない一致・不一致の判定を行なう複数個の
   比較器と、この各比較器の不一致判定出力をそれぞれ対
   応して計数すると共に前記各比較器で一致判定出力が得
   られるまで、前記各シンドローム発生回路における剰余
   のシフトおよび割り算を繰り返すための制御出力を供給
   するカウンタと、前記優先順位決定回路で決定されたシ
   フトビット数および前記各カウンタで計量れたシフ）　
   １肋データが入力し、バースト誤りの誤り位置を計算す
   る誤り位置計算回路とをさらに具備することを特徴とす
   る特許 のバースト訂正巡回符号復号器。