JPS60138797A - ダイナミツクメモリのデ−タ出力回路 - Google Patents
ダイナミツクメモリのデ−タ出力回路Info
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- JPS60138797A JPS60138797A JP58246311A JP24631183A JPS60138797A JP S60138797 A JPS60138797 A JP S60138797A JP 58246311 A JP58246311 A JP 58246311A JP 24631183 A JP24631183 A JP 24631183A JP S60138797 A JPS60138797 A JP S60138797A
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- transistor
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はニブルモード機能を有するダイナミック諏メモ
リのデータ出力回路に関する。
リのデータ出力回路に関する。
ニブルモード機能を有するダイナミック型メモリで、た
とえば２５６にピットの容量を有するものでは、ｍ１図
に示すように全体をそれぞれ６４にピットの４つのセル
群Ｃａ、Ｃｂ。
とえば２５６にピットの容量を有するものでは、ｍ１図
に示すように全体をそれぞれ６４にピットの４つのセル
群Ｃａ、Ｃｂ。
ＣｃおよびＣｄに分割して設けている。すなわち、各セ
ル群Ｃａ 、Ｃｂ 、Ｃｃ 、Ｃｄはそれぞれ８ビツト
のロウアドレスＡ。Ｂ−Ａ ７ Ｂおよび８ピツトのカ
ラムアドレスＡ。０ ”’−Ａ ７０によって選択され
る６４にピットのメモリセルを有する。
ル群Ｃａ 、Ｃｂ 、Ｃｃ 、Ｃｄはそれぞれ８ビツト
のロウアドレスＡ。Ｂ−Ａ ７ Ｂおよび８ピツトのカ
ラムアドレスＡ。０ ”’−Ａ ７０によって選択され
る６４にピットのメモリセルを有する。
ここで、たとえばニブルモードの読出しサイクルの場合
、ロウアドレス選択信号（以下ＲＡＳと略称する）およ
びカラムアドレス選択信号（以下ＣＡＳと略称する）に
よって指定されたアドレスＸ、ｙについて各セル群Ｃａ
。
、ロウアドレス選択信号（以下ＲＡＳと略称する）およ
びカラムアドレス選択信号（以下ＣＡＳと略称する）に
よって指定されたアドレスＸ、ｙについて各セル群Ｃａ
。
Ｃｂ、Ｃｃ、Ｃｄの対応するメモリセルの内容が読出さ
れ４ピツトラツチＬｈに取り込まれる。
れ４ピツトラツチＬｈに取り込まれる。
そして、この後ＣＡＳを変化させる毎に読み出しレジス
タｋ＜ ｒを介して４ピットラッテＴ、 ｈの各内容を
順次かつサイクリックに読出し出力データＩ）ｏｕｔと
して出力する。またニブルモードの書込みサイクルの場
合も同様に入力データＤ ｉｎは観込みレジスタＷｒを
介して４ピツトララツチＬｈの各ピットに順次に格納さ
れ、この後各セル群Ｃａ、Ｃｂ、Ｃｃ、Ｃｄの対応する
アドレスのセルに対して書込みがなされる。なお第１図
でＰＣはロウアドレス信号の最上位ピットＡ Ｂ Ｂ
１力ラムアドレス信号の最上位ピッ） Ａ Ｂ □を与
えられ、かつＣＡＳの変化に応じてサイクリックにカウ
ント動作を行ないそのカウント値に応じて４ビツトラン
チＬｈから特定の１ピツトを選択するプログラムカウン
タである。またＳｒは読出しサイクルおよび書込みサイ
クルの指定に応じて読出しレジスタＲｒまたは書込みレ
ジスタＷｒの一方を選択してデータの入・出力を行なう
セレクタである。
タｋ＜ ｒを介して４ピットラッテＴ、 ｈの各内容を
順次かつサイクリックに読出し出力データＩ）ｏｕｔと
して出力する。またニブルモードの書込みサイクルの場
合も同様に入力データＤ ｉｎは観込みレジスタＷｒを
介して４ピツトララツチＬｈの各ピットに順次に格納さ
れ、この後各セル群Ｃａ、Ｃｂ、Ｃｃ、Ｃｄの対応する
アドレスのセルに対して書込みがなされる。なお第１図
でＰＣはロウアドレス信号の最上位ピットＡ Ｂ Ｂ
１力ラムアドレス信号の最上位ピッ） Ａ Ｂ □を与
えられ、かつＣＡＳの変化に応じてサイクリックにカウ
ント動作を行ないそのカウント値に応じて４ビツトラン
チＬｈから特定の１ピツトを選択するプログラムカウン
タである。またＳｒは読出しサイクルおよび書込みサイ
クルの指定に応じて読出しレジスタＲｒまたは書込みレ
ジスタＷｒの一方を選択してデータの入・出力を行なう
セレクタである。
第２図は上記読出しサイクルの動作を示す波形図でロウ
アドレス選択信号が′Ｌ”レベルとなって有効期間中に
与えられるアドレス信号Ａｏ−Ａ、をロウアドレスとし
、さらにカラムアドレス選択信号が″′Ｌ″レベルとな
って有効期間中に与えられるアドレス信号Ａ ６−Ａ
＠をカラムアドレスとする。このようにしてロウおよび
カラムの各アドレスを選択した後、ＣＡＳが変化する毎
に４ピツトレジスタＬｈのセルの内容が、ロウアドレス
Ａ ｇ Ｈ、カラムアドレスＡ ｓ （）で指定された
セルを先頭に順次かつサイクリックに出力される。
アドレス選択信号が′Ｌ”レベルとなって有効期間中に
与えられるアドレス信号Ａｏ−Ａ、をロウアドレスとし
、さらにカラムアドレス選択信号が″′Ｌ″レベルとな
って有効期間中に与えられるアドレス信号Ａ ６−Ａ
＠をカラムアドレスとする。このようにしてロウおよび
カラムの各アドレスを選択した後、ＣＡＳが変化する毎
に４ピツトレジスタＬｈのセルの内容が、ロウアドレス
Ａ ｇ Ｈ、カラムアドレスＡ ｓ （）で指定された
セルを先頭に順次かつサイクリックに出力される。
同様に書込みサイクルの場合も第３図に示す鉤形（支）
の上ろにＲＡＳが６Ｌ“レベルンかって有効期間中に与
えられるアドレス信号Ａ。−Ａ８をロウアドレスとし、
さらにＣＡＳが”Ｌ”レベルとなって有効期間中に与え
られるアドレス信号Ａ。−Ａ、をカラムアドレスとする
。このようにしてロウおよびカラムの各アドレスを選択
した後、書込み信号ＷＲＩＴが有効になりかつＣＡＳが
変化する毎に書込みがなされる。たとえば４ピツトラツ
チＬｈの内容がｃ 、 ｄ 、ａ。
の上ろにＲＡＳが６Ｌ“レベルンかって有効期間中に与
えられるアドレス信号Ａ。−Ａ８をロウアドレスとし、
さらにＣＡＳが”Ｌ”レベルとなって有効期間中に与え
られるアドレス信号Ａ。−Ａ、をカラムアドレスとする
。このようにしてロウおよびカラムの各アドレスを選択
した後、書込み信号ＷＲＩＴが有効になりかつＣＡＳが
変化する毎に書込みがなされる。たとえば４ピツトラツ
チＬｈの内容がｃ 、 ｄ 、ａ。
ｂの所、ｆ ７ｅ＊’ｗｇ＋”＋’ｙＪｔｋ＋１ 、
ｍ 、 ｎ 、 ｏが順次に与えられるとすると先ずデ
ータＣはデータｅに書き換えがなされる。
ｍ 、 ｎ 、 ｏが順次に与えられるとすると先ずデ
ータＣはデータｅに書き換えがなされる。
続いてデータｄからｆ、ａからｇ、ｂからり。
ｅからｉ、ｆからｊ、ｇからに、ｈがらｌ、ｉからｍ、
ｊからｎ、ｋから００書き換えが行なわれる。そして上
記ロウアドレスおよびカラムアドレスによって指定され
る各セル群Ｃａ。
ｊからｎ、ｋから００書き換えが行なわれる。そして上
記ロウアドレスおよびカラムアドレスによって指定され
る各セル群Ｃａ。
Ｃｂ、Ｃｃ、Ｃｄの対応するセルに対しては、最後に書
き換えられたデータが書込まれそれ以前のデータは無効
になる。したがって４ピツトラツチＬｈのセルａ、ｂ、
ｃ、ｄに対応する各セル群Ｃａ、Ｃｂ、Ｃｃ、Ｃｄ（７
）対応するセルの内容はそれぞれデータｏ 、 ｌ 、
ｍ、 ｎとなる。
き換えられたデータが書込まれそれ以前のデータは無効
になる。したがって４ピツトラツチＬｈのセルａ、ｂ、
ｃ、ｄに対応する各セル群Ｃａ、Ｃｂ、Ｃｃ、Ｃｄ（７
）対応するセルの内容はそれぞれデータｏ 、 ｌ 、
ｍ、 ｎとなる。
すなわち、このようなニブルモード機能を有するダイナ
ミック型メモリでは、ＲＡＳをＬ”レベルに保持したま
まＣＡＳを短周期で変化させることによりアドレスを変
化させることなく上記カラムアドレス選択信号に同期し
て高速に一連のアドレスの４ビツトのデータの読出し、
書込みを行なうことができる。
ミック型メモリでは、ＲＡＳをＬ”レベルに保持したま
まＣＡＳを短周期で変化させることによりアドレスを変
化させることなく上記カラムアドレス選択信号に同期し
て高速に一連のアドレスの４ビツトのデータの読出し、
書込みを行なうことができる。
しかしニブルモードの読出しサイクルでは、第４図に示
すタイムチャートのようにＣＡＳが立下がって、一定時
間ｔＮＣＡｃ後にデータが出力される。そして上記ＣＡ
Ｓが立上がって、一定時間１ ｏｆｆの後にデータの出
力は停止する。
すタイムチャートのようにＣＡＳが立下がって、一定時
間ｔＮＣＡｃ後にデータが出力される。そして上記ＣＡ
Ｓが立上がって、一定時間１ ｏｆｆの後にデータの出
力は停止する。
ここで上記一定時間ｔ Ｎ０ＡＯ、ｔ ｏｆｆは回路に
よって定まる一定値である。一方サイクル時間ｔ Ｎｏ
はプリチャージ時間ｔ ＮＯＰおよびＣＡＳのパルス幅
ｔ Ｎ０ＡＳの回路動作を保証する最小値ｔ ＮＯＰ
Ｉｎ１ｎ 、 ｔＮＯＡ８ ｍｉｎから決まる最小値ｔ
Ｎｏｍｉｎ以上なら任意に設定することができる。
よって定まる一定値である。一方サイクル時間ｔ Ｎｏ
はプリチャージ時間ｔ ＮＯＰおよびＣＡＳのパルス幅
ｔ Ｎ０ＡＳの回路動作を保証する最小値ｔ ＮＯＰ
Ｉｎ１ｎ 、 ｔＮＯＡ８ ｍｉｎから決まる最小値ｔ
Ｎｏｍｉｎ以上なら任意に設定することができる。
ここでメモリからのデータの受け取りで重要なことは出
力されたデータＤ ｏｕｔの”ＶＡＬＩＤＤＡＴＡ”期
間、すなわちデータの有効な期間”データウィンドウ″
であり、この期間の広いメモリは周辺回路の設計時の制
約も少なく容易に使用できる。この゛データウィンドウ
”を広くするためにはＣＡＳのパルス幅ｔ ＮＣＡＳを
大きくすればよいが、これは、サイクル時間ｔＮ。
力されたデータＤ ｏｕｔの”ＶＡＬＩＤＤＡＴＡ”期
間、すなわちデータの有効な期間”データウィンドウ″
であり、この期間の広いメモリは周辺回路の設計時の制
約も少なく容易に使用できる。この゛データウィンドウ
”を広くするためにはＣＡＳのパルス幅ｔ ＮＣＡＳを
大きくすればよいが、これは、サイクル時間ｔＮ。
を大きくすることであり、この結果、ニブルモード機能
の特徴とする高速性が犠牲となる。このために最小のサ
イクル時間ｔＮｏにおいて最大限の“データウィンドウ
′″を得ることが望まれる。
の特徴とする高速性が犠牲となる。このために最小のサ
イクル時間ｔＮｏにおいて最大限の“データウィンドウ
′″を得ることが望まれる。
ここで１データウインドウ”の期間は理想的きない。ま
たデータ出力回路のリセットをＣＡＳの立上がりのブリ
チーＶ−ジ開始からの一連のクロックで制御するので時
間Ｌ ｏｆｆもそれ程大きくできず、略プリチャージ時
間の最小値ｔＮｏｐｍｉｎまでである。したがって、実
際的な６データウインドウ”の最大値は、ｔ Ｎ０Ａ８
−ｔ Ｎ０ＡＯ＋ ｔＮＯＰ ｍｉｎ程度となる。この
ことは最小のサイクル時間ｔ ＞ｒａ ｍｉｎで動作さ
せる場合は”データウィンドウ”の値はｔ Ｎｏ ｍｉ
ｎ −ｔ Ｎ０ＡＯ程度になることであり著るしく狭く
なる。
たデータ出力回路のリセットをＣＡＳの立上がりのブリ
チーＶ−ジ開始からの一連のクロックで制御するので時
間Ｌ ｏｆｆもそれ程大きくできず、略プリチャージ時
間の最小値ｔＮｏｐｍｉｎまでである。したがって、実
際的な６データウインドウ”の最大値は、ｔ Ｎ０Ａ８
−ｔ Ｎ０ＡＯ＋ ｔＮＯＰ ｍｉｎ程度となる。この
ことは最小のサイクル時間ｔ ＞ｒａ ｍｉｎで動作さ
せる場合は”データウィンドウ”の値はｔ Ｎｏ ｍｉ
ｎ −ｔ Ｎ０ＡＯ程度になることであり著るしく狭く
なる。
また６データウインドウ”を広くするためには、時間ｔ
。ｆｆを更に大きくすることも考えられる。しかしなが
らデータ出力回路のリセットは、プリチャージ系のクロ
ックで行なうために時間ｔ ｏｆｆを大きくするとリセ
ット用のクロックをＣＡＳの立上りからかなり遅らせる
必要がある。すなわち、プリチャージ時間ｔ ＮＯＰを
小さくし過ぎると、リセット用クロックが立上らずにＣ
ＡＳの立下りで次のサイクルに入ってしまうために必然
的にプリチャージ時間の最小値ｔ ＮＯＰ ｍｉｎを大
きくしなければならない。この結果サイクル時間の最小
値ｔ ＮＯｍｉｎが大きくなりニブルモードの高速性が
犠牲になる。
。ｆｆを更に大きくすることも考えられる。しかしなが
らデータ出力回路のリセットは、プリチャージ系のクロ
ックで行なうために時間ｔ ｏｆｆを大きくするとリセ
ット用のクロックをＣＡＳの立上りからかなり遅らせる
必要がある。すなわち、プリチャージ時間ｔ ＮＯＰを
小さくし過ぎると、リセット用クロックが立上らずにＣ
ＡＳの立下りで次のサイクルに入ってしまうために必然
的にプリチャージ時間の最小値ｔ ＮＯＰ ｍｉｎを大
きくしなければならない。この結果サイクル時間の最小
値ｔ ＮＯｍｉｎが大きくなりニブルモードの高速性が
犠牲になる。
第５図は従来のデータ出力部を示す回路図で３個のＮＯ
８−ＦＥＴ Ｊ 、 ２．ｓを直列に接続して電源Ｖ’
Ｄ Ｄ間に介挿している。そして上記ＭＯ８−ＦＥＴ
Ｊ 、ｚ 、ｓの各直列接続点間に、たとえば第１図に
示す４ビツトラツチＬｈから続出したデータＤｏ 、Ｄ
Ｏを転送する一対のデータ転送ノードを接続する。また
上記各直列接続点をＮＯ８−ＦＥＴ４，５を介して電源
’Ｖｓｓに接続し、またＮＯ８−ＦＥＴ７ 、ｅ；を介
してＮＯ８−ＦＥ’ｌ）９．’ａのゲートに接続してい
る。
８−ＦＥＴ Ｊ 、 ２．ｓを直列に接続して電源Ｖ’
Ｄ Ｄ間に介挿している。そして上記ＭＯ８−ＦＥＴ
Ｊ 、ｚ 、ｓの各直列接続点間に、たとえば第１図に
示す４ビツトラツチＬｈから続出したデータＤｏ 、Ｄ
Ｏを転送する一対のデータ転送ノードを接続する。また
上記各直列接続点をＮＯ８−ＦＥＴ４，５を介して電源
’Ｖｓｓに接続し、またＮＯ８−ＦＥＴ７ 、ｅ；を介
してＮＯ８−ＦＥ’ｌ）９．’ａのゲートに接続してい
る。
そして上記ＭＯ８−ＦＥＴＪ 、 ２．ａの各ゲートへ
プリチャージクロックφＰをそれぞれ与えまたＮＯ８−
Ｆｋｒ’ｌ’ｅ 、 ｙのゲートを電源ＶＤＤに接続し
ている。そして出力駆動信号φｏｕｔをＮＯ８−ＦＢ’
ｌ’ｓ 、７ ｏおよびＮＯ８−ＦＥＴ９．１１の各直
列回路を介して電源Ｖ８Ｓにそれぞれ接続している。ま
たＮＯ８−ＦｈＴ４のゲートをＭ（ＪＳ−ＦＥＴＪ ２
を介して電源Ｖ’ｓｓに接続し、該ＭＯ８−ＬＦＥ’ｌ
ｚ２のゲートヘプ９′ｆヤージクロックφＰを与える。
プリチャージクロックφＰをそれぞれ与えまたＮＯ８−
Ｆｋｒ’ｌ’ｅ 、 ｙのゲートを電源ＶＤＤに接続し
ている。そして出力駆動信号φｏｕｔをＮＯ８−ＦＢ’
ｌ’ｓ 、７ ｏおよびＮＯ８−ＦＥＴ９．１１の各直
列回路を介して電源Ｖ８Ｓにそれぞれ接続している。ま
たＮＯ８−ＦｈＴ４のゲートをＭ（ＪＳ−ＦＥＴＪ ２
を介して電源Ｖ’ｓｓに接続し、該ＭＯ８−ＬＦＥ’ｌ
ｚ２のゲートヘプ９′ｆヤージクロックφＰを与える。
そして上記ＭＯＳ−ＦＥＴ４のゲートをＭＯＳ−ＦＥＴ
１１，１５の各ゲートおよびＭＯＳ−ＦＢＴ８゜１０の
直列接続点に共通に接続している。またＭＯＳ−ＦＥＴ
５のゲートをＭＯＳ−ＦＥＴ１３を介して電源Ｖｓｓに
接続し、該ＭＯ８−ＦＥＴ１３のゲートへプリチャージ
クロックφＰを与える。そして上記ＭＯ８−ＦＥＴのゲ
ートをＭＯＳ−ＦＢＴ Ｊ ｏ 、 Ｊ ４の各ゲート
およびＭＯＳ−ＦＥＴ９．Ｊ ７の直列接続点に共通に
接続している。さらにロードトランジスタおよびドライ
ブトランジスタであるＭＯＳ−ＦＥＴ１４，１５を直列
に電源ＶＤＤ 、ｖｓｓ間に介ｍしてこの直列接続点か
ら尋出したデータ出力ノードから出力Ｏｕｔ ｐｕｔを
得るようにしている。
１１，１５の各ゲートおよびＭＯＳ−ＦＢＴ８゜１０の
直列接続点に共通に接続している。またＭＯＳ−ＦＥＴ
５のゲートをＭＯＳ−ＦＥＴ１３を介して電源Ｖｓｓに
接続し、該ＭＯ８−ＦＥＴ１３のゲートへプリチャージ
クロックφＰを与える。そして上記ＭＯ８−ＦＥＴのゲ
ートをＭＯＳ−ＦＢＴ Ｊ ｏ 、 Ｊ ４の各ゲート
およびＭＯＳ−ＦＥＴ９．Ｊ ７の直列接続点に共通に
接続している。さらにロードトランジスタおよびドライ
ブトランジスタであるＭＯＳ−ＦＥＴ１４，１５を直列
に電源ＶＤＤ 、ｖｓｓ間に介ｍしてこの直列接続点か
ら尋出したデータ出力ノードから出力Ｏｕｔ ｐｕｔを
得るようにしている。
このような構成において、たとえは第６図に示すタイミ
ングチャートのようにＣＡＳが”Ｈ″レベルプリチャー
ジ時にはプリチャージクロックφＰはＶｐ （＞ Ｖ
ＤＤ 十ＶＴ ）となり、データＤＯ、ＤＯはＶＤＤレ
ベルである。したがつて、ＭＯＳ−ＦＥＴ６．ｓ間のノ
ードＮ、およびＭＯＳ−ＦＥＴ７ 、９間のノードＮ４
の電位はＶＤＤ−ＶＴとなる。またこの場合、ＭＯＳ−
ＦＥＴ７５のゲートに連なるノードＮ、およびＭＯＳ−
ＦＥＴ１４のゲートに連なるノードＮ２の電位はＸ″８
８８８レベルＭＯＳ−ＦＥＴ１４．１５はオフし出力Ｏ
ｕｔ ｐｕｔはハイインピーダンスとなる。
ングチャートのようにＣＡＳが”Ｈ″レベルプリチャー
ジ時にはプリチャージクロックφＰはＶｐ （＞ Ｖ
ＤＤ 十ＶＴ ）となり、データＤＯ、ＤＯはＶＤＤレ
ベルである。したがつて、ＭＯＳ−ＦＥＴ６．ｓ間のノ
ードＮ、およびＭＯＳ−ＦＥＴ７ 、９間のノードＮ４
の電位はＶＤＤ−ＶＴとなる。またこの場合、ＭＯＳ−
ＦＥＴ７５のゲートに連なるノードＮ、およびＭＯＳ−
ＦＥＴ１４のゲートに連なるノードＮ２の電位はＸ″８
８８８レベルＭＯＳ−ＦＥＴ１４．１５はオフし出力Ｏ
ｕｔ ｐｕｔはハイインピーダンスとなる。
ソシてＣＡＳがＬ”レベルになるとプリチャージクロッ
クφＰも″Ｌ″レベルになりデータＤ０．１１０を与え
られると上記ノードＮ３゜Ｎ４はデータに応じた電位と
なる。そして出力クロックφｏｕｔがｖＰまで立上ると
、ノードＮ、、Ｎ、はデータに応じてＶｐレベルとなる
。
クφＰも″Ｌ″レベルになりデータＤ０．１１０を与え
られると上記ノードＮ３゜Ｎ４はデータに応じた電位と
なる。そして出力クロックφｏｕｔがｖＰまで立上ると
、ノードＮ、、Ｎ、はデータに応じてＶｐレベルとなる
。
ＤＯ、Ｄｏへ帰還し、データの転送を確実にする。そし
てノードＮ、、Ｎ、の電位に応じて、ＭＯＳ−ＦＥ’ｌ
” Ｊ ４ 、 Ｊ ｓの一方がオンし、出力Ｏｕｔ
ｐｕｔは電源ＶＤＤまたは電源Ｖ８Ｂレペ・ルとなる。
てノードＮ、、Ｎ、の電位に応じて、ＭＯＳ−ＦＥ’ｌ
” Ｊ ４ 、 Ｊ ｓの一方がオンし、出力Ｏｕｔ
ｐｕｔは電源ＶＤＤまたは電源Ｖ８Ｂレペ・ルとなる。
そしてＣＡＳが立上るとプリチャージクロックφＰも立
上がり、ノードＮ、、Ｎ２はともにＶＳＳレベルとなり
出力Ｏｕｔ ｐｕｔはハイインピーダンスとなる。この
場合、時間ｔ ｏｆｆを大きくするにはプリチャージク
ロックφＰの立上りを遅くすればよいが、あまり遅くす
ると、第６図φＲ／で示すようにＣＡ８プリチャージサ
イクル内に立上ることができず、データＤＯ，ＤＯはプ
リチャージされずに次のＣＡＳの立下がりのサイクルで
データを転送することができなくなる。したがって上記
時間１ｏｆｆはプリチャージクロックφＰが立上ること
が可能な時間の範囲でしか遅らせることはできず、この
時間はプリチャージ時間の最小値ｔ ＮＯＰ ｍｉｎ程
度で、充分な６デー・タウイントウ”期間を得ることは
困難である。
上がり、ノードＮ、、Ｎ２はともにＶＳＳレベルとなり
出力Ｏｕｔ ｐｕｔはハイインピーダンスとなる。この
場合、時間ｔ ｏｆｆを大きくするにはプリチャージク
ロックφＰの立上りを遅くすればよいが、あまり遅くす
ると、第６図φＲ／で示すようにＣＡ８プリチャージサ
イクル内に立上ることができず、データＤＯ，ＤＯはプ
リチャージされずに次のＣＡＳの立下がりのサイクルで
データを転送することができなくなる。したがって上記
時間１ｏｆｆはプリチャージクロックφＰが立上ること
が可能な時間の範囲でしか遅らせることはできず、この
時間はプリチャージ時間の最小値ｔ ＮＯＰ ｍｉｎ程
度で、充分な６デー・タウイントウ”期間を得ることは
困難である。
本発明は上記の事情に鋭みてなされたもので、回路的に
必要なサイクル時間の最小値程度までデータウィンドウ
を広げることができ、それによってニブルモード機能を
採用したことによる高速性を充分に発揮することができ
るダイナミック灸メモリのデータ出力回路を提供するこ
とを目的とするものである。
必要なサイクル時間の最小値程度までデータウィンドウ
を広げることができ、それによってニブルモード機能を
採用したことによる高速性を充分に発揮することができ
るダイナミック灸メモリのデータ出力回路を提供するこ
とを目的とするものである。
本発明はニブルモードで４ビツトのデータを保持する４
ピツトラツチのデータ転送ノードであるＤｏ線対のプリ
チャージ時の蓄積電荷を利用して、データ出力直前に、
出力部のロードトランジスタおよびドライブトランジス
タのゲート入力となる、それぞれのノードを接地、レベ
ルＶＳ８となっている出力部を駆動する信号に接続し、
次のデータ出力に備える回路を設けている。そして、４
ピツトラツチからのデータがＤＯ線対に出力されるサイ
クルの開始時点まで前回のサイクルでＤＯ線対に出力さ
れたデータと同じデータを出力し続け、この後４ビツト
ラツチからの新たなデータがＤＯ線対に出力されるサイ
クルが開始されるとともにリセットを行なうことにより
出力回路はプリチャージ時にすセットがなされない場合
でも動作可能とし、データウィンドウを次のサイクルの
データが出力される直前まで広げたことを特徴とするも
のである。
ピツトラツチのデータ転送ノードであるＤｏ線対のプリ
チャージ時の蓄積電荷を利用して、データ出力直前に、
出力部のロードトランジスタおよびドライブトランジス
タのゲート入力となる、それぞれのノードを接地、レベ
ルＶＳ８となっている出力部を駆動する信号に接続し、
次のデータ出力に備える回路を設けている。そして、４
ピツトラツチからのデータがＤＯ線対に出力されるサイ
クルの開始時点まで前回のサイクルでＤＯ線対に出力さ
れたデータと同じデータを出力し続け、この後４ビツト
ラツチからの新たなデータがＤＯ線対に出力されるサイ
クルが開始されるとともにリセットを行なうことにより
出力回路はプリチャージ時にすセットがなされない場合
でも動作可能とし、データウィンドウを次のサイクルの
データが出力される直前まで広げたことを特徴とするも
のである。
〔発明の実施例〕
以下本発明の一実施例を第５図と同一部分に同一符号を
付与して第７図に示す回路図および＄８図に示す波形図
を参照して詳細に説明する。
付与して第７図に示す回路図および＄８図に示す波形図
を参照して詳細に説明する。
すなわち第７図に示すブロック図のように、Ｍ、０８−
ＰＥＴ Ｊ 、 ２ 、 ：ｔの各直列接続点間とＭＯ
Ｓ−ＦＥＴ４ 、ｓとの間にＭ ＯＳ −１” Ｅ Ｔ
２１．２２を′介挿するとともにこのＭＯＳ−ＦＥＴ２
Ｊ、２２の各ゲートに共通にゲートクロックφｇを与え
る。なおＭＯＳ−ＦＥＴ４ 。
ＰＥＴ Ｊ 、 ２ 、 ：ｔの各直列接続点間とＭＯ
Ｓ−ＦＥＴ４ 、ｓとの間にＭ ＯＳ −１” Ｅ Ｔ
２１．２２を′介挿するとともにこのＭＯＳ−ＦＥＴ２
Ｊ、２２の各ゲートに共通にゲートクロックφｇを与え
る。なおＭＯＳ−ＦＥＴ４ 。
５の他端はノードＮ、を介して共通に接続し、かつこの
ノードＮ、をＭＯＳ−ＦＥＴ２ｓを介して電源Ｖ８Ｂに
接続する。なおこのＭＯＳ−ＦＥＴ２ｓのゲートにはク
ロックφｏｕｔを与える。また、ＭＯＳ−ＦＥＴ２Ｊ
、４を直列に接続するノードＮ４、ＭＯＳ−ＦＥＴ２２
．ｓを直列に接続するノードＮ、にそれぞれゲートクロ
ックφｇをＭＯＳ−ＦＥＴ２４−、ｚ ｓを介して与え
る。なおこのＭＯＳ−ＦＥＴ２４．２ｓのゲートにはク
ロックφＰを与える。モしてノＦ”＋ｐＮｔにそれぞれ
一端にクロックφｏｕｔを与えられるＭＯＳ−ＦＥＴ２
６，２７を接続し、このＭＯＳ−ＦＥＴ２６．ｚ ７の
ゲートをそれぞれノードＮ６ 、Ｎ７およびＭＯ８ＦＥ
Ｔ２８，２９を介してノードＮ、、Ｎ、に接続している
。なおこのＭＯＳ−ＦＥＴ２ｅ。
ノードＮ、をＭＯＳ−ＦＥＴ２ｓを介して電源Ｖ８Ｂに
接続する。なおこのＭＯＳ−ＦＥＴ２ｓのゲートにはク
ロックφｏｕｔを与える。また、ＭＯＳ−ＦＥＴ２Ｊ
、４を直列に接続するノードＮ４、ＭＯＳ−ＦＥＴ２２
．ｓを直列に接続するノードＮ、にそれぞれゲートクロ
ックφｇをＭＯＳ−ＦＥＴ２４−、ｚ ｓを介して与え
る。なおこのＭＯＳ−ＦＥＴ２４．２ｓのゲートにはク
ロックφＰを与える。モしてノＦ”＋ｐＮｔにそれぞれ
一端にクロックφｏｕｔを与えられるＭＯＳ−ＦＥＴ２
６，２７を接続し、このＭＯＳ−ＦＥＴ２６．ｚ ７の
ゲートをそれぞれノードＮ６ 、Ｎ７およびＭＯ８ＦＥ
Ｔ２８，２９を介してノードＮ、、Ｎ、に接続している
。なおこのＭＯＳ−ＦＥＴ２ｅ。
ミングチャートのようにＲＡＳが立上って、ＣＡＳがＶ
ＩＨのプリチャージ時には、プリチャージクロックφＰ
は電ν老圧Ｖ ｒ ＤにΔ４０ＳＦＥＴの閾値電圧ＶＴ
を加えたレベルＶＤＤ十ｖＴ以上のレベルＶＰであり、
タロツクφＢは電源■ＤＤのレベルになる。
ＩＨのプリチャージ時には、プリチャージクロックφＰ
は電ν老圧Ｖ ｒ ＤにΔ４０ＳＦＥＴの閾値電圧ＶＴ
を加えたレベルＶＤＤ十ｖＴ以上のレベルＶＰであり、
タロツクφＢは電源■ＤＤのレベルになる。
したがって、第７図において、Ｄｏ線対ＤＯ２ＤＯはＭ
ＯＳ−ＦＨＴＪ 、 ２．ｓがオンしているのでＶＤＤ
に充電される。そして上記ＤＯ線対およびノードＮ、を
除いた残りの各ノ°−ドＮ１ 、Ｎ、、Ｎ、、Ｎ、、Ｎ
６ 、Ｎ、はクロックφＰ、（ＩＩＨのいずれかが、ゲ
ート入力になるＭＯＳ−ＰＥＴがオンしていて、しかも
クロックφｇ、φｏｕｔ力’ Ｖ ｓ ｓレベルとなっ
ているので、接地電位ＶＳ８となる。またノードＮ、は
フローティングである。したがって、出力Ｑｕｔｐｕｔ
は′電源ＶＤＤ、Ｖ’ＳＳのいずれとも切離されている
。
ＯＳ−ＦＨＴＪ 、 ２．ｓがオンしているのでＶＤＤ
に充電される。そして上記ＤＯ線対およびノードＮ、を
除いた残りの各ノ°−ドＮ１ 、Ｎ、、Ｎ、、Ｎ、、Ｎ
６ 、Ｎ、はクロックφＰ、（ＩＩＨのいずれかが、ゲ
ート入力になるＭＯＳ−ＰＥＴがオンしていて、しかも
クロックφｇ、φｏｕｔ力’ Ｖ ｓ ｓレベルとなっ
ているので、接地電位ＶＳ８となる。またノードＮ、は
フローティングである。したがって、出力Ｑｕｔｐｕｔ
は′電源ＶＤＤ、Ｖ’ＳＳのいずれとも切離されている
。
ここでＣＡＳが立下ると、タロツクφ２がＶＤＤまで立
上り、クロックφＰ、φＲは立下る。このためＭＯＳ−
ＦＥＴ ｚ Ｊ 、 ２２はオンし、ＭＯＳ−ＦＨＴｌ
、ｚ、ｓ、；ｔ４．ｚｓはオフとなり、ＤＯ線対に蓄積
された電荷はノードＮ？ ｔ Ｎ 、およびノードＮ６
、Ｎ、に分配され／−ドＤ０．Ｉ Ｎ、、Ｎ、 およ
び／−１’ｌ）て。
上り、クロックφＰ、φＲは立下る。このためＭＯＳ−
ＦＥＴ ｚ Ｊ 、 ２２はオンし、ＭＯＳ−ＦＨＴｌ
、ｚ、ｓ、；ｔ４．ｚｓはオフとなり、ＤＯ線対に蓄積
された電荷はノードＮ？ ｔ Ｎ 、およびノードＮ６
、Ｎ、に分配され／−ドＤ０．Ｉ Ｎ、、Ｎ、 およ
び／−１’ｌ）て。
Ｎ、、Ｎ４は同一レベルで中間゛電位ＶＭとなる。
Ｄｏ線対の容量はノードＮＴｔＮｓ またはノードＮ６
、Ｎ４の容量より一般には大きいので、あるいは適当
な容量を設定することにより、中間電位ＶＭはＭＯＳ−
ＦＥＴ２ｅ 、２ ｙの閾値以上となり、該ＭＯ８−Ｆ
ＥＴ ２６．２７をオンさせる。このためノードＮ、、
Ｎ、けＭＯＳＦＥＴ、９６．２７を介して■８ｓレベル
である出力回路駆動信号φｏｕｔに接続されて、プリチ
ャージ時のＶＳＳレベルを維持し、出力０ｕｔｐｕｔは
電源ＶＤＤ 、ｖｓｅのいずれとも切離された状態とな
る。
、Ｎ４の容量より一般には大きいので、あるいは適当
な容量を設定することにより、中間電位ＶＭはＭＯＳ−
ＦＥＴ２ｅ 、２ ｙの閾値以上となり、該ＭＯ８−Ｆ
ＥＴ ２６．２７をオンさせる。このためノードＮ、、
Ｎ、けＭＯＳＦＥＴ、９６．２７を介して■８ｓレベル
である出力回路駆動信号φｏｕｔに接続されて、プリチ
ャージ時のＶＳＳレベルを維持し、出力０ｕｔｐｕｔは
電源ＶＤＤ 、ｖｓｅのいずれとも切離された状態とな
る。
次に４ビツトラツチの出力にょってＤＯ線対のＤｏ側が
ＶＤＤ、Ｄｏ側が■ａｓに接続されたとすると、ノード
Ｎ２．Ｎ、はＶ Ｄ Ｄ −Ｖ Ｔのしゝル・ノードＮ
、、Ｎ４は■ＳＳレベ２．となる。ここでφ。ｕｔが■
Ｐに立上がると、ノードＮ７はφ０［１ｔとのカップリ
ングにより、バリア用のＭＯＳ−ＦＥＴ２９があるため
に■Ｐのレベルへ持ち上り、ノードＮ２はφｏｕｔのレ
ベル■Ｐとなる。このときＭＯＳ−ＦＥＴ２３はオンし
ているのでＭＯＳ−ＦＥＴ４がオンすることにより、ノ
ードＤＯ，Ｎ、、Ｎ４をさらにＶＳＢレベルに接続する
。またＭ ＯＳ −Ｆ Ｅ Ｔ１４のゲートはＶＰレベ
ルであり出力Ｏｕｔ ｐｕｔはＶＤＤに接続される。そ
してＤＯ線対のデータが出力Ｏｕｔ ｐｕｔから出力さ
れることになる。
ＶＤＤ、Ｄｏ側が■ａｓに接続されたとすると、ノード
Ｎ２．Ｎ、はＶ Ｄ Ｄ −Ｖ Ｔのしゝル・ノードＮ
、、Ｎ４は■ＳＳレベ２．となる。ここでφ。ｕｔが■
Ｐに立上がると、ノードＮ７はφ０［１ｔとのカップリ
ングにより、バリア用のＭＯＳ−ＦＥＴ２９があるため
に■Ｐのレベルへ持ち上り、ノードＮ２はφｏｕｔのレ
ベル■Ｐとなる。このときＭＯＳ−ＦＥＴ２３はオンし
ているのでＭＯＳ−ＦＥＴ４がオンすることにより、ノ
ードＤＯ，Ｎ、、Ｎ４をさらにＶＳＢレベルに接続する
。またＭ ＯＳ −Ｆ Ｅ Ｔ１４のゲートはＶＰレベ
ルであり出力Ｏｕｔ ｐｕｔはＶＤＤに接続される。そ
してＤＯ線対のデータが出力Ｏｕｔ ｐｕｔから出力さ
れることになる。
そしてＣＡＳが立上ると、まずクロックφｇがＶＳＢへ
立下がり、クロックφＰがＶｐまで立上がる。このため
ＭＯＳ−ＦＥＴ２４．２ ｓはオンし、ノードＮ７ 、
Ｎ、およびノードＮ６゜Ｎ４はＶＢ８レベルとなり、Ｍ
ＯＳ−ＦＥＴ２６．２７はオフする。したがって、この
後φｏｕｔがＶＳＢへと立下がっても、ノードＮ、。
立下がり、クロックφＰがＶｐまで立上がる。このため
ＭＯＳ−ＦＥＴ２４．２ ｓはオンし、ノードＮ７ 、
Ｎ、およびノードＮ６゜Ｎ４はＶＢ８レベルとなり、Ｍ
ＯＳ−ＦＥＴ２６．２７はオフする。したがって、この
後φｏｕｔがＶＳＢへと立下がっても、ノードＮ、。
Ｎ、は以前のレベルを維持するのでノードＮ２はＶｐレ
ベルのままである。また、このとき、ＭＯＳ−ＦＥＴＪ
、２ 、ｓはオンし、ＤＯ線対はＶＤＤレベルにプリ
チャージされる。ここで、プリチャージ時間ｔ ｓａｐ
が設計上、許容されるｔ＆小値ｔ Ｎ ＯＰ ｍｉｎに
近い最小サイクルの場合は、クロックφＲが立上る的に
ＣＡＳが立下がり、結局、クロックφＲは立上らないの
で、ＭＯＳ−ＦＥＴ Ｊ ；ｔ 、 Ｊ ｓはオフのま
まになる。
ベルのままである。また、このとき、ＭＯＳ−ＦＥＴＪ
、２ 、ｓはオンし、ＤＯ線対はＶＤＤレベルにプリ
チャージされる。ここで、プリチャージ時間ｔ ｓａｐ
が設計上、許容されるｔ＆小値ｔ Ｎ ＯＰ ｍｉｎに
近い最小サイクルの場合は、クロックφＲが立上る的に
ＣＡＳが立下がり、結局、クロックφＲは立上らないの
で、ＭＯＳ−ＦＥＴ Ｊ ；ｔ 、 Ｊ ｓはオフのま
まになる。
すなわち、クロックφＲの立上りを遅らせて時間ｔｏｆ
ｆを長くしてデータウィンドウを広くするようにしてい
る。
ｆを長くしてデータウィンドウを広くするようにしてい
る。
したがって、ノードＮ２はＣＡＳが立下がっても、まだ
ＶｐレベルにありＭＯＳ−ＦＥＴ１４はオンしていて、
出力Ｑｕｔ ｐｕｔはデータを出力し続ける。、ｔ Ｌ
で、データが出力さ１１．たまま、次のサイクルのＣＡ
Ｓが立下ると、クロックφｇがＶＤＤまで立上り、φＰ
はＶＳＢへと立下る。ＭＯＳ−ＦＥＴ１，２，３，２４
，２５はオフとなって、ＭＯＳ−ＰＥＴ ２１ 、２２
はオンし、ノードＤＯ，Ｎ、、Ｎ、およびＤＯ。
ＶｐレベルにありＭＯＳ−ＦＥＴ１４はオンしていて、
出力Ｑｕｔ ｐｕｔはデータを出力し続ける。、ｔ Ｌ
で、データが出力さ１１．たまま、次のサイクルのＣＡ
Ｓが立下ると、クロックφｇがＶＤＤまで立上り、φＰ
はＶＳＢへと立下る。ＭＯＳ−ＦＥＴ１，２，３，２４
，２５はオフとなって、ＭＯＳ−ＰＥＴ ２１ 、２２
はオンし、ノードＤＯ，Ｎ、、Ｎ、およびＤＯ。
Ｎ６ 、Ｎ、は同一レベル■Ｍとなる。そしてＭＯＳ−
ＦＥＴｚ ６．ｚ ７がオンしてＶＳＳ レベルのφｏ
ｕｔとノードＮ、、Ｎ、とを接続し、今までＶｐレベル
にあったノードＮ２はＶＳＢへ変化させ、この結果、ノ
ードＮ、、Ｎ２は共にＶ ｓ ｓレベルとなる、 またこのことはノードＮ１がＶＰレベルにある場合も同
様に動作する。
ＦＥＴｚ ６．ｚ ７がオンしてＶＳＳ レベルのφｏ
ｕｔとノードＮ、、Ｎ、とを接続し、今までＶｐレベル
にあったノードＮ２はＶＳＢへ変化させ、この結果、ノ
ードＮ、、Ｎ２は共にＶ ｓ ｓレベルとなる、 またこのことはノードＮ１がＶＰレベルにある場合も同
様に動作する。
この時点において出力Ｏｕｔ ｐｕｔは電源ＶＤ’Ｄ。
Ｖ８Ｅｌから切離されて、直前のサイクルのデータ出力
は停止する。そして４ピツトラツチの出力によってＤＯ
線対の一方はＶＤＤ、他方はＹｅＢに接続された後、φ
ｏｕｔがＶＰまで立上り、以後の動作は上述のデータ出
力の動作と同様になる。
は停止する。そして４ピツトラツチの出力によってＤＯ
線対の一方はＶＤＤ、他方はＹｅＢに接続された後、φ
ｏｕｔがＶＰまで立上り、以後の動作は上述のデータ出
力の動作と同様になる。
そしてニブルモード動作の最後のサイクルでＣＡＳが立
上ると、今度はプリチャージ時間が十分にあり、クロッ
クφＲはＶＤＤへ立上り１ＭＯ８−ＦＥＴ１２ 、Ｊ
ｓをオンして、ノードＮ１ 、Ｎ２をＶＩ３８に接続し
てＭＯＳ−Ｆ’ＥＴ１４．１５をオフにする、そして出
力Ｏｕｔ ｐｕｔをＶ Ｄ ＤおよびＶＳＳのいずれか
らも切離し、データの出力を停止する。なおＭ Ｏ８−
Ｆ Ｅ Ｔ２４．２５にクロックφｇが接続されている
のは、φＰとφｇのタイミングによっては、両者が同時
に”Ｈ”レベルとなる期間を生じることがあるので、こ
のとき、ＤＯ線対の電荷を失なわないξうにしている。
上ると、今度はプリチャージ時間が十分にあり、クロッ
クφＲはＶＤＤへ立上り１ＭＯ８−ＦＥＴ１２ 、Ｊ
ｓをオンして、ノードＮ１ 、Ｎ２をＶＩ３８に接続し
てＭＯＳ−Ｆ’ＥＴ１４．１５をオフにする、そして出
力Ｏｕｔ ｐｕｔをＶ Ｄ ＤおよびＶＳＳのいずれか
らも切離し、データの出力を停止する。なおＭ Ｏ８−
Ｆ Ｅ Ｔ２４．２５にクロックφｇが接続されている
のは、φＰとφｇのタイミングによっては、両者が同時
に”Ｈ”レベルとなる期間を生じることがあるので、こ
のとき、ＤＯ線対の電荷を失なわないξうにしている。
したがって、このようなタイミングでφ、Ｐ、φｇが変
化しない場合は、ＭＯＳ−ＦＥＴ２４ 、ｚ ｓのφｇ
を与えられるノードをＶＳＢに接続してもよい。またφ
ｇと同様に変化するクロックをＭＯＳ−ＦＥＴ１８゜ゲ
ート入力の信号φｏｕｔもφ。ｕｔの立上る前に立上り
、かつφｇが立上る前にＶＳＳへ立下る信号を適宜に用
い得る。
化しない場合は、ＭＯＳ−ＦＥＴ２４ 、ｚ ｓのφｇ
を与えられるノードをＶＳＢに接続してもよい。またφ
ｇと同様に変化するクロックをＭＯＳ−ＦＥＴ１８゜ゲ
ート入力の信号φｏｕｔもφ。ｕｔの立上る前に立上り
、かつφｇが立上る前にＶＳＳへ立下る信号を適宜に用
い得る。
このようにすれば、たとえば第９図に示すタイミングチ
ャートのようにＲＡＳに続いてＣＡＳが立下り、最小サ
イクルｔ Ｎｏ ｍｉｎでニブルモード動作を行なうも
ので、プリチャージ時間なｔ ＮＯＰ ｍｉｎとしたも
のについて考えると次のようになる。この第９図でＱｕ
ｔ ｐｕｔ １は第５図に示す従来の出力回路の出力を
示すもので、プリチャージ系のクロックφ１でデータ出
力回路をリセットする。したがって、このクロックφ、
が立上らなければデータ出力回路はリセットされず、デ
ータを出力できなくなるので、６データウインドウ”は
ｔ Ｎｏ ｍｉｎより力）な１．＋ ｚＪ＼さくせざる
を得ない。
ャートのようにＲＡＳに続いてＣＡＳが立下り、最小サ
イクルｔ Ｎｏ ｍｉｎでニブルモード動作を行なうも
ので、プリチャージ時間なｔ ＮＯＰ ｍｉｎとしたも
のについて考えると次のようになる。この第９図でＱｕ
ｔ ｐｕｔ １は第５図に示す従来の出力回路の出力を
示すもので、プリチャージ系のクロックφ１でデータ出
力回路をリセットする。したがって、このクロックφ、
が立上らなければデータ出力回路はリセットされず、デ
ータを出力できなくなるので、６データウインドウ”は
ｔ Ｎｏ ｍｉｎより力）な１．＋ ｚＪ＼さくせざる
を得ない。
これに対して第８図におけるＯｕｔ ｐｕｔ ２は、第
７図に示すようなデータ出力回路の出力を示すものでク
ロックφＲは、この回路をリセットするプリチャージ系
のクロックである。そして時間Ｌ ｏｆｆを充分に大き
くするために、クロックφ□の立上りをＣＡ８の立上り
から大きく遅らせているので、最小のニブルモードのサ
イクル中には立上ることができない。しかしながらデー
タ出力回路はＤＯ線対のプリチャージ時の蓄積電荷を利
用してリセットするので回路は異常なく動作し、しかも
６データウインドウ”は最小サイクルｔ Ｎｏ ｍｉｎ
近くまで広くなり、ニブルモードにおけるサイクルの高
速性を十分に活用し、かつタイミングに関する制限を緩
和することができＺ）。
７図に示すようなデータ出力回路の出力を示すものでク
ロックφＲは、この回路をリセットするプリチャージ系
のクロックである。そして時間Ｌ ｏｆｆを充分に大き
くするために、クロックφ□の立上りをＣＡ８の立上り
から大きく遅らせているので、最小のニブルモードのサ
イクル中には立上ることができない。しかしながらデー
タ出力回路はＤＯ線対のプリチャージ時の蓄積電荷を利
用してリセットするので回路は異常なく動作し、しかも
６データウインドウ”は最小サイクルｔ Ｎｏ ｍｉｎ
近くまで広くなり、ニブルモードにおけるサイクルの高
速性を十分に活用し、かつタイミングに関する制限を緩
和することができＺ）。
以上のように本発明によれば、データウィンドウを最小
サイクルｔ Ｎｏ ｍｉｎ程度まで広げることが可能で
、二・プルモードにおけるサイクルの高速性を十分に活
用できるダイナミック＼メモ７！ｌ／のデータ出力回路
を提供することができる。
サイクルｔ Ｎｏ ｍｉｎ程度まで広げることが可能で
、二・プルモードにおけるサイクルの高速性を十分に活
用できるダイナミック＼メモ７！ｌ／のデータ出力回路
を提供することができる。
第１図はニブルモード機能を説明するブロック図、第２
図はニブルモードにおける読出しサイクルの動作を説明
する波形図、第３図はニブルモードにおける書込みサイ
クルの動作を説明する波形図、第４図は読出しサイクル
におけるデータウィンドウを説明する波形図、第５図は
従来のデータ出力回路の一例を示す回路図、第６図は第
５図に示すデータ出力回路の動作を説明する波形図、第
７図は本発明の一実施例を示す回路図、第８図は第７図
に示す出力回路の動作を説明する波形図、第９図は第５
図および第７図に示す出力回路の動作を比較して示す波
形図である。 １〜７，１０〜１５．２３〜２９・・・ＭＯＳ−ＦＥＴ
、ＤＯ、ＤＯ・・・データ転送ノード、２ノ。 ２２・・・スイッチ素子、Ｎ５ｐＮｌｌ ・・・中間ノ
ード、φｏｕｔ・・・出力駆動信号、８，９・・・第１
．第２のトランジスタ。
図はニブルモードにおける読出しサイクルの動作を説明
する波形図、第３図はニブルモードにおける書込みサイ
クルの動作を説明する波形図、第４図は読出しサイクル
におけるデータウィンドウを説明する波形図、第５図は
従来のデータ出力回路の一例を示す回路図、第６図は第
５図に示すデータ出力回路の動作を説明する波形図、第
７図は本発明の一実施例を示す回路図、第８図は第７図
に示す出力回路の動作を説明する波形図、第９図は第５
図および第７図に示す出力回路の動作を比較して示す波
形図である。 １〜７，１０〜１５．２３〜２９・・・ＭＯＳ−ＦＥＴ
、ＤＯ、ＤＯ・・・データ転送ノード、２ノ。 ２２・・・スイッチ素子、Ｎ５ｐＮｌｌ ・・・中間ノ
ード、φｏｕｔ・・・出力駆動信号、８，９・・・第１
．第２のトランジスタ。
Claims (1)
- 【特許請求の範囲】 メモリセルの記憶内容を出力するデータ出力部において
、メモリセルから読出したデータを電位変化として転送
する一対のデータ転送ノードと、この各データ転送ノー
ドとスイッチ素子を介して接続した一対の中間ノードと
、データ出力ノードと電源との間に介挿したロードトラ
ンジスタのゲート入力となるノードと、データ出力ノー
ドと接地との間に介挿したドライブトランジスタのゲー
ト入力となるノードと、上記ロードトランジスタのゲー
ト入力となるノードと出力駆動信号を与えられるノード
との間に接続され〜上記中間ノードの一方の電位変化に
追従するノードなゲート入力とするｍｌのトランジスタ
と、上記ドライブトランジスタのゲート人力となるノー
ドと出力駆動信号を与えられるノードとの間に接続され
上記中間ノードの他方の電位の変化に追従するノードを
ゲート入力とする第２のトランジスタと、上記一対の中
間ノードをプリチャージ期間中は接地電位とするスイッ
チ素子とを具備し、プリチャージ期間中は上記スイッチ
素子をオフとし、上記一対のデータ転送ノードをプリチ
ャージするとともに上記ロードトランジスタのゲート入
力となるノードとドライブトランジスタのゲート入力と
なるノードとを上記第１．第２のトランジスタをオフし
て出力駆動信号から分離することを特徴とするダイナミ
ック烟メモリのデータ出力回路。 （２） 特許請求の範囲第１項記載のものにおいて、デ
ータの出力ナイクルの開始時に上記スイッチ素子をオン
して、上記一対のデータ転送ノードの電荷を上記一対の
中間ノードとの間で分割してこの中間ノードの電位を上
昇させ、上記中間ノードの電位に追従するノードをゲー
ト入力とするトランジスタをオンさせ上記ロードトラン
ジスタのゲート入力となるノードとドライブトランジス
タのゲート入力となるノードを接地レベルにある出力駆
動信号に接続して、このロードトランジスタのゲート入
力となるノードおよびドライブトランジスタのゲート入
力となるノードを接地レベルへ変化させることを特徴と
するダイナミック恕メモリの出力回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58246311A JPS60138797A (ja) | 1983-12-27 | 1983-12-27 | ダイナミツクメモリのデ−タ出力回路 |
| US06/610,781 US4603403A (en) | 1983-05-17 | 1984-05-16 | Data output circuit for dynamic memory device |
| EP84105570A EP0125699A3 (en) | 1983-05-17 | 1984-05-16 | Data output circuit for dynamic memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58246311A JPS60138797A (ja) | 1983-12-27 | 1983-12-27 | ダイナミツクメモリのデ−タ出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60138797A true JPS60138797A (ja) | 1985-07-23 |
Family
ID=17146663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58246311A Pending JPS60138797A (ja) | 1983-05-17 | 1983-12-27 | ダイナミツクメモリのデ−タ出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60138797A (ja) |
-
1983
- 1983-12-27 JP JP58246311A patent/JPS60138797A/ja active Pending
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