JPS6013330B2 - オ−トクリヤ−回路 - Google Patents
オ−トクリヤ−回路Info
- Publication number
- JPS6013330B2 JPS6013330B2 JP4748076A JP4748076A JPS6013330B2 JP S6013330 B2 JPS6013330 B2 JP S6013330B2 JP 4748076 A JP4748076 A JP 4748076A JP 4748076 A JP4748076 A JP 4748076A JP S6013330 B2 JPS6013330 B2 JP S6013330B2
- Authority
- JP
- Japan
- Prior art keywords
- counter
- auto
- clear
- clock
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Pulse Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は、メインスイッチを投入した時、制御回路を所
定の状態にするオートクリヤーに関するものである。
定の状態にするオートクリヤーに関するものである。
本発明の目的は、短いオートクリヤーの時間を確実に長
いオートクリヤーの時間幅に変換することにより、外部
に容量、抵抗を付けることなくＩＣ、ＢＩの内部容量ト
デバィスのインピーダンスで、確実なオートクリヤーを
実現することにある。
いオートクリヤーの時間幅に変換することにより、外部
に容量、抵抗を付けることなくＩＣ、ＢＩの内部容量ト
デバィスのインピーダンスで、確実なオートクリヤーを
実現することにある。
従来、オートクリヤーの考え方は制御回路が完全にクリ
ヤー状態になる時間幅だけレジスターやフリツプ・フロ
ツプのｌｊセット端子にハイレベルかロウレベルのリセ
ットパルスを与えなければならない為、所望のリセット
パルス幅ｔを得るためには、ＩＣの内部にｔ＝Ｃ・Ｒの
容量と抵抗を作るか、外部に同等のＣ・Ｒを付けてリセ
ットパルスを作っている。
ヤー状態になる時間幅だけレジスターやフリツプ・フロ
ツプのｌｊセット端子にハイレベルかロウレベルのリセ
ットパルスを与えなければならない為、所望のリセット
パルス幅ｔを得るためには、ＩＣの内部にｔ＝Ｃ・Ｒの
容量と抵抗を作るか、外部に同等のＣ・Ｒを付けてリセ
ットパルスを作っている。
最近では、ＩＣ内部のＣ・Ｒ、又は外付けのＣ・Ｒを小
さくする目的で、別の目的で必要なカウンター（又はそ
の目的でカウンターを組み込む場合もある）をオートク
リヤーの時に共用することにより短いオートクリヤーの
パルス幅を所定のカウント数まで引延ばすゲートを作り
、オートクリヤーパルス幅を長くする回路が組み込まれ
ている。
さくする目的で、別の目的で必要なカウンター（又はそ
の目的でカウンターを組み込む場合もある）をオートク
リヤーの時に共用することにより短いオートクリヤーの
パルス幅を所定のカウント数まで引延ばすゲートを作り
、オートクリヤーパルス幅を長くする回路が組み込まれ
ている。
オートクリヤーのパルス幅を長くする目的に使用するカ
ウンターが帰還形のダイナミックシフトレジスターで組
まれている場合は、カウンターの所定のリセットパルス
のサイクルの間、ｔは必要となる。だからリセットバル
スのサイクルを短いクロックを使えばレジスターの数（
段数）を多くしなければならないし、リセットパルスの
サイクルを長いク。ツクにすればｔを大きく、即ちＣ・
Ｒを大きくしなければならない。そこで本発明では、オ
ートクリヤーのタイミングでは前記カウンターのリセッ
ト、サイクルに関係なく、リセツトパルス（クロツク）
を入れることにより、ｔの間はカウンターは常にリセッ
ト状態にし、ｔの時間が終われば前記カウンターは長い
サイクルのクロツクで動作するようにすることにより、
短いｔから長いオートクリヤーの時間幅を作る回路であ
る。以下、図面により本発明を詳細に説明する。
ウンターが帰還形のダイナミックシフトレジスターで組
まれている場合は、カウンターの所定のリセットパルス
のサイクルの間、ｔは必要となる。だからリセットバル
スのサイクルを短いクロックを使えばレジスターの数（
段数）を多くしなければならないし、リセットパルスの
サイクルを長いク。ツクにすればｔを大きく、即ちＣ・
Ｒを大きくしなければならない。そこで本発明では、オ
ートクリヤーのタイミングでは前記カウンターのリセッ
ト、サイクルに関係なく、リセツトパルス（クロツク）
を入れることにより、ｔの間はカウンターは常にリセッ
ト状態にし、ｔの時間が終われば前記カウンターは長い
サイクルのクロツクで動作するようにすることにより、
短いｔから長いオートクリヤーの時間幅を作る回路であ
る。以下、図面により本発明を詳細に説明する。
第１図で、１２はＭＯＳを使って２相のクロツクで動作
する帰還形ダイナミックシフトレジスターで構成した４
段のカウンターで、１７は書込みクロック（Ｘ◇，）、
１川ま読出しクロツク（ぐ２）である。今、スイッチ２
２がＶｏｏ側に入り、１のＮチャンネルＭＯＳが○Ｎし
２はＶｏｏの電圧が供給されるが、容量３にチャージさ
れるまで１の抵抗Ｒ′と３の容量Ｃ′のタイムコンスタ
ントＴ＝Ｃ′・Ｒ′の時間で２はＶｏＤの電圧に達する
。
する帰還形ダイナミックシフトレジスターで構成した４
段のカウンターで、１７は書込みクロック（Ｘ◇，）、
１川ま読出しクロツク（ぐ２）である。今、スイッチ２
２がＶｏｏ側に入り、１のＮチャンネルＭＯＳが○Ｎし
２はＶｏｏの電圧が供給されるが、容量３にチャージさ
れるまで１の抵抗Ｒ′と３の容量Ｃ′のタイムコンスタ
ントＴ＝Ｃ′・Ｒ′の時間で２はＶｏＤの電圧に達する
。
インバーターの出力１４は２がインバーターのスレッシ
ョホールド電圧に達するまでの時間Ｖｓｓの電圧に保持
され、１２のシフトレジスターはＴの間、ハィレベル、
即ちリセット可能の入力が得られる。
ョホールド電圧に達するまでの時間Ｖｓｓの電圧に保持
され、１２のシフトレジスターはＴの間、ハィレベル、
即ちリセット可能の入力が得られる。
但し、×ぐ，のクロックが入らないと各レジスターにリ
セット信号が書き込まれずＩＪセット状態にならない。
１２がリセット状態にならないと、２３のＲ−Ｓフリツ
プフロツプのリセツト端子１１がロウレベルになってい
る保証は得られず、オ−トクリャー端子の８，９のレベ
ルを所望の状態に保つことは出来ない。
セット信号が書き込まれずＩＪセット状態にならない。
１２がリセット状態にならないと、２３のＲ−Ｓフリツ
プフロツプのリセツト端子１１がロウレベルになってい
る保証は得られず、オ−トクリャー端子の８，９のレベ
ルを所望の状態に保つことは出来ない。
そこで、１４がＶｓｓの間、高周波数のクロック４（少
，）を１７に入れるゲート１５を作り１７の本来のクロ
ツク１６とＯＲ回路にすれば、１２の各レジスターに１
４がＶｓｓの間、確実にリセットの書込が出来、シフト
レジスターの各出力１８，１９，２０，２１の極性はク
ロツク１０１こよりハィレベルになる。第２図のタイミ
ングチャートで説明すれば、１６のゲートは桁信号５（
Ｄ８）とビット信号６（Ｔ８）とクロック４（Ｊ，）で
とられ８桁がシフトレジスターの１メモリーサイクルと
すれば、１６の出力は１メモリーサイクルに１回書込み
信号を出すパルスとなる。１７にゲート１５を入れるこ
とにより１４がＶｓｓの間、４（す，）が１６に関係な
く重畳される為、Ｔ：〇・Ｒ′は少なくとも２０，の時
間があれば１２は確実にリセット信号が書き込まれ、２
３は確実にセットされて、この例だと１５隻カウントす
る間、即ち１４のパルス幅の４ビット×８桁×ＩＳ隼＝
４８０倍の時間２３はオートクリヤーのパルスを出すこ
とが出来る。
，）を１７に入れるゲート１５を作り１７の本来のクロ
ツク１６とＯＲ回路にすれば、１２の各レジスターに１
４がＶｓｓの間、確実にリセットの書込が出来、シフト
レジスターの各出力１８，１９，２０，２１の極性はク
ロツク１０１こよりハィレベルになる。第２図のタイミ
ングチャートで説明すれば、１６のゲートは桁信号５（
Ｄ８）とビット信号６（Ｔ８）とクロック４（Ｊ，）で
とられ８桁がシフトレジスターの１メモリーサイクルと
すれば、１６の出力は１メモリーサイクルに１回書込み
信号を出すパルスとなる。１７にゲート１５を入れるこ
とにより１４がＶｓｓの間、４（す，）が１６に関係な
く重畳される為、Ｔ：〇・Ｒ′は少なくとも２０，の時
間があれば１２は確実にリセット信号が書き込まれ、２
３は確実にセットされて、この例だと１５隻カウントす
る間、即ち１４のパルス幅の４ビット×８桁×ＩＳ隼＝
４８０倍の時間２３はオートクリヤーのパルスを出すこ
とが出来る。
書込みクロツクのサイクルが１０仏ｓｅｃの場合、Ｔ≧
２０ぷｓｅｃでよく、例えばＣ′＝笹Ｆならば、Ｒ＝２
０×１０‐６／６×１０‐１２ニ３．３ＭＱで、外部に
オートクリヤーの為のＣ・Ｒを付けなくても端子９には
２０仏ｓｅｃ×４８０＝９．８Ｍｓｅｃのオートクリヤ
ーパルスが得られ、ＢＩの内部で容易に作ることが出来
る。１，３または１か３のどちらかを日１の外部に付け
る場合にはＲ・Ｃ′の抵抗値、容量の小さい小形の部品
で充分目的を達することが出来る。
２０ぷｓｅｃでよく、例えばＣ′＝笹Ｆならば、Ｒ＝２
０×１０‐６／６×１０‐１２ニ３．３ＭＱで、外部に
オートクリヤーの為のＣ・Ｒを付けなくても端子９には
２０仏ｓｅｃ×４８０＝９．８Ｍｓｅｃのオートクリヤ
ーパルスが得られ、ＢＩの内部で容易に作ることが出来
る。１，３または１か３のどちらかを日１の外部に付け
る場合にはＲ・Ｃ′の抵抗値、容量の小さい小形の部品
で充分目的を達することが出来る。
１２を本来の目的のカウンターとして使う場合（共用す
る場合）は７にゲ−トを附加すればよい。
る場合）は７にゲ−トを附加すればよい。
以上述べた通り、本発明は、ゲート１５を附加すること
により小さい抵抗値と容量のタイムコンスタントで長時
間のオートクリヤー時間を確実に確保することが出来、
瓜１、ＩＣの内部で容易にオートクリヤーの時間を確保
することができる。
により小さい抵抗値と容量のタイムコンスタントで長時
間のオートクリヤー時間を確実に確保することが出来、
瓜１、ＩＣの内部で容易にオートクリヤーの時間を確保
することができる。
第１図の２２はメリンスィッチ、１はＮチャンネルＭＯ
Ｓ、３は容量、１６，１６は書込みフロツクゲート、１
２はカウンター、２３はオートクリヤー用Ｒ−Ｓフリツ
プフロップ。 第２図は第１図の各部のタイミングチャート。第１図 第２図
Ｓ、３は容量、１６，１６は書込みフロツクゲート、１
２はカウンター、２３はオートクリヤー用Ｒ−Ｓフリツ
プフロップ。 第２図は第１図の各部のタイミングチャート。第１図 第２図
Claims (1)
- １ カウンタを用い一定のカウント数に達する迄の期間
リセツト信号を発生させるオートクリヤー回路において
、前記カウンタが書込みクロツクと読出しクロツクで駆
動される帰還形ダイナミツクシフトレジスタよりなり、
前記カウンタの初期のカウント期間においてはＣＲ時定
数回路が作動し、前記カウンタの１カウント時間に対し
て高い周波数を有するクロツクパルスの前記時定数回路
出力とのゲート出力が前記カウンタに入力されクリヤー
出力を強制的に発生させることを特徴とするオートクリ
ヤー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4748076A JPS6013330B2 (ja) | 1976-04-26 | 1976-04-26 | オ−トクリヤ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4748076A JPS6013330B2 (ja) | 1976-04-26 | 1976-04-26 | オ−トクリヤ−回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52130561A JPS52130561A (en) | 1977-11-01 |
| JPS6013330B2 true JPS6013330B2 (ja) | 1985-04-06 |
Family
ID=12776288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4748076A Expired JPS6013330B2 (ja) | 1976-04-26 | 1976-04-26 | オ−トクリヤ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6013330B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5717043A (en) * | 1980-07-04 | 1982-01-28 | Hitachi Ltd | Power-on resetting circuit |
-
1976
- 1976-04-26 JP JP4748076A patent/JPS6013330B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52130561A (en) | 1977-11-01 |
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