JPS60126853U - 割り込み信号制御回路 - Google Patents
割り込み信号制御回路Info
- Publication number
- JPS60126853U JPS60126853U JP1311384U JP1311384U JPS60126853U JP S60126853 U JPS60126853 U JP S60126853U JP 1311384 U JP1311384 U JP 1311384U JP 1311384 U JP1311384 U JP 1311384U JP S60126853 U JPS60126853 U JP S60126853U
- Authority
- JP
- Japan
- Prior art keywords
- register
- interrupt signal
- latch
- control circuit
- signal control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bus Control (AREA)
- Control By Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第１図は割り込み制御回路の従来例を示す構成図；第２
図は本考案の一実施例を示す構成図、第３図は第２図の
動作説明図である。 １・・・外部端末、２・・・レジスタ、３・・・ＰｉＡ
、 ４・・・ＭＰｕ。
図は本考案の一実施例を示す構成図、第３図は第２図の
動作説明図である。 １・・・外部端末、２・・・レジスタ、３・・・ＰｉＡ
、 ４・・・ＭＰｕ。
Claims (1)
- 端末からの割り込み信号をラッチするレジスタと、該ル
ジスタからの割り込み信号を受信する同期式インタフェ
ースレジスタ当該インタフェースレジスタからの割り込
み信号を処理する処理装置と、インタフェースレジスタ
の出力により、上記信号ラッチレジスタのラッチを解除
するラッチ解除レジスタと、トリガパルス発信器と、該
発信器の出力と前記ラッチレジスタとの論理積信号を出
力するレジスタとからなることを特徴とする割り込み信
号制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1311384U JPS60126853U (ja) | 1984-02-03 | 1984-02-03 | 割り込み信号制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1311384U JPS60126853U (ja) | 1984-02-03 | 1984-02-03 | 割り込み信号制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60126853U true JPS60126853U (ja) | 1985-08-26 |
Family
ID=30496815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1311384U Pending JPS60126853U (ja) | 1984-02-03 | 1984-02-03 | 割り込み信号制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60126853U (ja) |
-
1984
- 1984-02-03 JP JP1311384U patent/JPS60126853U/ja active Pending
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