JPS60119688A - Ｉｃメモリ - Google Patents
ＩｃメモリInfo
- Publication number
- JPS60119688A JPS60119688A JP22813283A JP22813283A JPS60119688A JP S60119688 A JPS60119688 A JP S60119688A JP 22813283 A JP22813283 A JP 22813283A JP 22813283 A JP22813283 A JP 22813283A JP S60119688 A JPS60119688 A JP S60119688A
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- JP
- Japan
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- memory
- chip select
- select code
- section
- code
- Prior art date
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
半導体技術の進歩に伴い、１ケのＩＣメモリのピット数
が増加し、それによってビット当りの単価も下っている
。そこで、色々な用途にＩＣメモリが使用され出した。
が増加し、それによってビット当りの単価も下っている
。そこで、色々な用途にＩＣメモリが使用され出した。
この時、ＩＣメモリを多数個使用し、大容量メモリボー
ドとして使用するこ亡が多い。ここでは、多数のＩＣメ
モリの実装密度を上げることが要求される。本発明は、
この実装密度を上げられるＩＣメモリの構成方法に関す
るものである。
ドとして使用するこ亡が多い。ここでは、多数のＩＣメ
モリの実装密度を上げることが要求される。本発明は、
この実装密度を上げられるＩＣメモリの構成方法に関す
るものである。
〈従来技術）
まず、第１図ＶＣＩＣメモリの構成を示す。
ここで、Ａｉはアドレス信号（ｉ”は複数本であること
を示す）、Ｄｌ、はデータ六方信号、美。
を示す）、Ｄｌ、はデータ六方信号、美。
１
はデータ出力信号、Ｒ／Ｗは読出し・書込み切換え信号
、Ｃ８はチップセレクト信号である。
、Ｃ８はチップセレクト信号である。
次に、このようなＩＣメモリを用いてメモリーボードを
作ると、第２図のような接続となる。ここては、ＩＣメ
モリはＩＫワード×４ビットとし。
作ると、第２図のような接続となる。ここては、ＩＣメ
モリはＩＫワード×４ビットとし。
メモリーボードは４にワード×８ビットとする。
Ｃ（ｍＴ、Ｊ （ｉ、＝ １〜８ ）はＩ Ｃ／−６！
、１を示し、Ａ１ （ｉ＝ｏ〜９）は下位アドレス、Ｄ
Ｉ、（ｉ＝θ〜３）は下位ビットデータ六方、Ｄｌｌ（
Ｊ−０〜３）は上位ビットデータ六方、［）Ｑ、（１＝
０〜３）はｒ位ビットデータ出力、ＤＯｊ（ｊ＝０〜３
）は上位ビットデータ出方を示す。
、１を示し、Ａ１ （ｉ＝ｏ〜９）は下位アドレス、Ｄ
Ｉ、（ｉ＝θ〜３）は下位ビットデータ六方、Ｄｌｌ（
Ｊ−０〜３）は上位ビットデータ六方、［）Ｑ、（１＝
０〜３）はｒ位ビットデータ出力、ＤＯｊ（ｊ＝０〜３
）は上位ビットデータ出方を示す。
また、第３図に示すデコーダＩＣでは、上位アドレスＡ
ＩＤ・（ｉ＝ｏ、１）をデコードし、チップセレクト信
号Ｃ３ｉ（ｉ ＝ ０〜３）を作っている。
ＩＤ・（ｉ＝ｏ、１）をデコードし、チップセレクト信
号Ｃ３ｉ（ｉ ＝ ０〜３）を作っている。
第２図でワード数がさらに増えるとＣ８ｉの本数が増え
、例えば６４にワードにもなると、Ｃ８ｉの本数は６４
本となり、ボード上を６４本の信号ラインが走り、実装
密度を下げることになる。また、第３図のデコーダＩＣ
の数も増え、３（。８１ｉｎｅデ’ｌ：Ｉ−ダｔｃ（１
５ビンに入る）を使用すると９ケ必要である。
、例えば６４にワードにもなると、Ｃ８ｉの本数は６４
本となり、ボード上を６４本の信号ラインが走り、実装
密度を下げることになる。また、第３図のデコーダＩＣ
の数も増え、３（。８１ｉｎｅデ’ｌ：Ｉ−ダｔｃ（１
５ビンに入る）を使用すると９ケ必要である。
上記の点に鑑み、実装密度を高めることを目的とし、以
下のようなＩＣメモリが考案された。すなわち予め定め
られた手ツブセレクトコードを内ＭＬ、チップ非選択時
のアドレス入力を、選択後ラッチシ、上記チップセレク
トコードとの一致検出を行い、メモリ部を活性化する構
成としたことを特徴とするＩＣメモリが考案された。
下のようなＩＣメモリが考案された。すなわち予め定め
られた手ツブセレクトコードを内ＭＬ、チップ非選択時
のアドレス入力を、選択後ラッチシ、上記チップセレク
トコードとの一致検出を行い、メモリ部を活性化する構
成としたことを特徴とするＩＣメモリが考案された。
このＩＣメモリＭｉ’（ｉ＝１〜８）を使用すると、第
４図のボード接続となり、Ｃ８の本数は１本でよい（４
にワードでも、６４にワードでも１″Ｘ）。
４図のボード接続となり、Ｃ８の本数は１本でよい（４
にワードでも、６４にワードでも１″Ｘ）。
次に、第５図に示すごとく、アドレス信号をＣ８信号で
切り換えるゲートが必要であるが、４にワードでも６４
にワードでも、４回路内蔵ＩＣ（１６ピンに入る）３ケ
で済む。一方、メモリＩＣのビン数も増加して訃らず、
ＩＣのパンケージサイズも変化しない。
切り換えるゲートが必要であるが、４にワードでも６４
にワードでも、４回路内蔵ＩＣ（１６ピンに入る）３ケ
で済む。一方、メモリＩＣのビン数も増加して訃らず、
ＩＣのパンケージサイズも変化しない。
このように上記のＩＣメモリを使用すると、ＣＳライン
が大幅に減少し、外付けＩＣも少なくてよい。この結果
、メモリーボードの実装密度を上げることができる。
が大幅に減少し、外付けＩＣも少なくてよい。この結果
、メモリーボードの実装密度を上げることができる。
第６図に上記ＩＣメモリのグロック図を示す。
また、第７図（１１〜（６）に動作タイミング・チャー
トを示す。
トを示す。
これらを基に、このＩＣメモリの構成及び動作を以下に
説明する。
説明する。
第６図に於て、■はメモリ部、２はチップセレクトコー
ド記憶部、３はラッチ、４は一致回路、５はクリップ・
７０ツグである。
ド記憶部、３はラッチ、４は一致回路、５はクリップ・
７０ツグである。
まず、あるＩＣメモリのチップセレクトコードがｎＩＩ
に設定してあったとき、Ｃ８が・［、” （非選択）の
期間に、このセレクトコード“ｎ” ｆ ＡＤｉ 信号
に乗せる。すると、Ｃ８の立上、Ｖで、このコードがラ
ッチされ、−数回路で一致検出が行ｌゎれると、フリッ
プ７０ツグの出力（Ｃ５’）がＩＩ）（７１になる。そ
して、メモリ部が活性化され、この時のＡＳｉ入力に対
応した出力が美ｉに現わｎる。
に設定してあったとき、Ｃ８が・［、” （非選択）の
期間に、このセレクトコード“ｎ” ｆ ＡＤｉ 信号
に乗せる。すると、Ｃ８の立上、Ｖで、このコードがラ
ッチされ、−数回路で一致検出が行ｌゎれると、フリッ
プ７０ツグの出力（Ｃ５’）がＩＩ）（７１になる。そ
して、メモリ部が活性化され、この時のＡＳｉ入力に対
応した出力が美ｉに現わｎる。
このように、このＩＣメモリは、従来のアドレスライン
を多重化し、チップセレクトコードをアドレスラインに
乗せられるようにしている。この為、従来のチップセレ
クト信号は、第５図のゲートを用い、アドレス信号と切
り換える。このようにすると、例えは、ＩＫワードメモ
リＩＣを使用すると、このＩＣを１０２４ケまでＣＳラ
イン、外付けＩＣを増加せずに、大容量メモリーボード
が作れる。
を多重化し、チップセレクトコードをアドレスラインに
乗せられるようにしている。この為、従来のチップセレ
クト信号は、第５図のゲートを用い、アドレス信号と切
り換える。このようにすると、例えは、ＩＫワードメモ
リＩＣを使用すると、このＩＣを１０２４ケまでＣＳラ
イン、外付けＩＣを増加せずに、大容量メモリーボード
が作れる。
このＩＣメモリでは従来のＩＣメモリに一部追力旧可路
が必要であろが、現在の技術を用いれば、はとんど千ノ
ブサイズに影響しない。
が必要であろが、現在の技術を用いれば、はとんど千ノ
ブサイズに影響しない。
しかしながら、上記ＩＣメモリではチソプセレ・クトコ
ードは予め定められていた。すると、ＩＣメーカはチッ
プ“セレクトコードの異なるＩＣメモリを製造し、ｌた
在庫して２かなけｎばならない。
ードは予め定められていた。すると、ＩＣメーカはチッ
プ“セレクトコードの異なるＩＣメモリを製造し、ｌた
在庫して２かなけｎばならない。
このことはユーザにおいても同様であり、１枚のメモリ
ボード中、多くのチップセレクトコードの異なったＩＣ
メモリを使用する為、その発注、在庫管理等が繁雑であ
る。
ボード中、多くのチップセレクトコードの異なったＩＣ
メモリを使用する為、その発注、在庫管理等が繁雑であ
る。
〈発明の目的及び概要〉
本発明は上記の問題点を解決することを目的とするもの
であり、上記チップセレクトコードを外部よりプログラ
ム可能としたことを特徴とするＩＣメモリを提供するも
のである。すなわち、前記第６図のチップセレクトコー
ド部をＰｉ？ＯＭ化し、ユーザが使用目的に応じプログ
ラムし使用することのできるＩＣメモリを提供するもの
である。このプログラムの方法、千ツブの構造は、現在
市場に出ているＥＰＲＯＭ又はＥＥＰＲＯＭ等の技術で
可能である。
であり、上記チップセレクトコードを外部よりプログラ
ム可能としたことを特徴とするＩＣメモリを提供するも
のである。すなわち、前記第６図のチップセレクトコー
ド部をＰｉ？ＯＭ化し、ユーザが使用目的に応じプログ
ラムし使用することのできるＩＣメモリを提供するもの
である。このプログラムの方法、千ツブの構造は、現在
市場に出ているＥＰＲＯＭ又はＥＥＰＲＯＭ等の技術で
可能である。
〈実施例〉
本発明に係るＩＣメモリのブロック図の１例を第８図に
示す。
示す。
図に放て、６はメモリ部、７はチップセレクトコード記
憶部、８はラッチ、９は一致回路、１０はフリップフロ
ップ、１１はチップセレクトコード記憶部の書込み制御
部である。
憶部、８はラッチ、９は一致回路、１０はフリップフロ
ップ、１１はチップセレクトコード記憶部の書込み制御
部である。
ＰＲＯＧ入力で、ＡＳｉ入力に那見られたコードをチッ
プセレクトコードとして書き込む。このようｖｃｘｃメ
モリのピンが１２Ｅ増加するが、ボード上ではこのピン
を使用しないため、高密度実装を損わない。
プセレクトコードとして書き込む。このようｖｃｘｃメ
モリのピンが１２Ｅ増加するが、ボード上ではこのピン
を使用しないため、高密度実装を損わない。
〈効果〉
以上詳細−説明したように、本発明によるＩＣメモリに
よれば、メーカは同一のチップを大量生産し、ユーザも
一種類のメモＩＪ Ｉ Ｃを購入、在庫し、必要に応じ
てチップセレクトコードをプログラムし使用すれば良い
ものとなり、上記従来の間頂点を解決することができる
。
よれば、メーカは同一のチップを大量生産し、ユーザも
一種類のメモＩＪ Ｉ Ｃを購入、在庫し、必要に応じ
てチップセレクトコードをプログラムし使用すれば良い
ものとなり、上記従来の間頂点を解決することができる
。
第１図はＩＣメモリの構成を示す図、第２図は従来のＩ
Ｃメモリを用いて構成したメモリーボー・ドを示す図、
第３図はチップセレクト信号発生用のデコーダＩＣを示
す図、第４図は高密度実装用ＩＣメモリを用いて構成し
たメモリーボードを示す図、第５図はアドレス信号とチ
ップセレクトフードの切り換え用ゲート回路を示す図、
第６図は上記高密度実装用ＩＣメモリのブロック図、第
７図（１）〜（６）は同ＩＣメモリの動作説明に供する
タイミングチャート、第８図は不発明に係るＩＣメモリ
９ブロック図である。 符号の説明 ６：メモリ部、７：チップセレクトコード記憶部、８：
ラッチ、９ニ一致回路、１０：７リソブ７０ツブ、１１
：書込み制御部。 代理人 弁理士 福 士 愛 彦（他２名）第５図 第６ｖ！！Ｉ 第７図
Ｃメモリを用いて構成したメモリーボー・ドを示す図、
第３図はチップセレクト信号発生用のデコーダＩＣを示
す図、第４図は高密度実装用ＩＣメモリを用いて構成し
たメモリーボードを示す図、第５図はアドレス信号とチ
ップセレクトフードの切り換え用ゲート回路を示す図、
第６図は上記高密度実装用ＩＣメモリのブロック図、第
７図（１）〜（６）は同ＩＣメモリの動作説明に供する
タイミングチャート、第８図は不発明に係るＩＣメモリ
９ブロック図である。 符号の説明 ６：メモリ部、７：チップセレクトコード記憶部、８：
ラッチ、９ニ一致回路、１０：７リソブ７０ツブ、１１
：書込み制御部。 代理人 弁理士 福 士 愛 彦（他２名）第５図 第６ｖ！！Ｉ 第７図
Claims (1)
- １、 チップセレクトコードを内蔵したＩＣメモリに於
て、上記チップセレクトコードをチップ外部よジブログ
ラム可能としたことを特徴とするＩＣメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22813283A JPS60119688A (ja) | 1983-11-30 | 1983-11-30 | Ｉｃメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22813283A JPS60119688A (ja) | 1983-11-30 | 1983-11-30 | Ｉｃメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60119688A true JPS60119688A (ja) | 1985-06-27 |
Family
ID=16871713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22813283A Pending JPS60119688A (ja) | 1983-11-30 | 1983-11-30 | Ｉｃメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60119688A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62104152A (ja) * | 1985-10-31 | 1987-05-14 | Nec Corp | 半導体装置 |
-
1983
- 1983-11-30 JP JP22813283A patent/JPS60119688A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62104152A (ja) * | 1985-10-31 | 1987-05-14 | Nec Corp | 半導体装置 |
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