JPS60116A - ゲ−トタ−ンオフサイリスタのゲ−ト駆動回路 - Google Patents
ゲ−トタ−ンオフサイリスタのゲ−ト駆動回路Info
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- JPS60116A JPS60116A JP58107416A JP10741683A JPS60116A JP S60116 A JPS60116 A JP S60116A JP 58107416 A JP58107416 A JP 58107416A JP 10741683 A JP10741683 A JP 10741683A JP S60116 A JPS60116 A JP S60116A
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- Japan
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- voltage
- circuit
- capacitor
- cathode
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- H03—ELECTRONIC CIRCUITRY
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- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/72—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region
- H03K17/73—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region for dc voltages or currents
- H03K17/732—Measures for enabling turn-off
-
- H—ELECTRICITY
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- H03K17/605—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors with galvanic isolation between the control circuit and the output circuit
- H03K17/61—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors with galvanic isolation between the control circuit and the output circuit using transformer coupling
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- H03K17/79—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled controlling bipolar semiconductor switches with more than two PN-junctions, or more than three electrodes, or more than one electrode connected to the same conductivity region
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Power Conversion In General (AREA)
- Thyristor Switches And Gates (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ゲートターンオフサイリスタ(以下G T
Oサイリスクと称す)のゲート駆動回路で特にターンオ
フ回路部分に関する。
Oサイリスクと称す)のゲート駆動回路で特にターンオ
フ回路部分に関する。
まず、この種のゲート駆動回路の従来例を説明し、よっ
て本発明の目的を明らかにする。
て本発明の目的を明らかにする。
第1図はターンオフ回路部分の従来例の一つを示す回路
図、第2図はその動作波形図である。直流電源1はトラ
ンジスタ2を介してパルストランス3の一次側に接続さ
れ、該パルストランス3の二次側にはスイッチ素子4を
介してコンデンサ5及びGTOサイリスタ6のゲート−
カッ−1−間が並列接続されている。
図、第2図はその動作波形図である。直流電源1はトラ
ンジスタ2を介してパルストランス3の一次側に接続さ
れ、該パルストランス3の二次側にはスイッチ素子4を
介してコンデンサ5及びGTOサイリスタ6のゲート−
カッ−1−間が並列接続されている。
このようにして、直流電源1の電力はトランジスタ2の
スイッチオンによりパルストランス3の二次側に伝達さ
れ、スイッチ素子4をオンさせるとG ′rOサイリス
タ6のゲート−カソード間に逆バイアス電圧が印加され
てGTOザイリスク6はターンオフされる。また同時に
コンデンサ5は図示のような極性、に充電される。トラ
ンジスタ2がオフ時にはコンデンサ5の電圧によって逆
バイアス電圧が印加継続される。なお、GTOサイリス
タ6のゲート−アノード間のもれ電流とゲート−カソー
ド間のもれ電流でコンデンサ5は放電されるので、トラ
ンジスタ2のスイッチング周波数はそれらを考慮して定
められる。
スイッチオンによりパルストランス3の二次側に伝達さ
れ、スイッチ素子4をオンさせるとG ′rOサイリス
タ6のゲート−カソード間に逆バイアス電圧が印加され
てGTOザイリスク6はターンオフされる。また同時に
コンデンサ5は図示のような極性、に充電される。トラ
ンジスタ2がオフ時にはコンデンサ5の電圧によって逆
バイアス電圧が印加継続される。なお、GTOサイリス
タ6のゲート−アノード間のもれ電流とゲート−カソー
ド間のもれ電流でコンデンサ5は放電されるので、トラ
ンジスタ2のスイッチング周波数はそれらを考慮して定
められる。
かかるゲート−アノード間のもれ電流は、GT0ザイリ
スク6のアノードからゲートにもれる電流であり、これ
はさらにコンデンサ5を通ってGToサイリスタ6のカ
ソード側に流れるため、またゲート−カソード間のもれ
電流はゲート−カソード間に逆バイアス電圧が印加され
ているために流れる電流であり、これもコンデンサ5を
通って流れるため、コンデンサ5を放電させる。
スク6のアノードからゲートにもれる電流であり、これ
はさらにコンデンサ5を通ってGToサイリスタ6のカ
ソード側に流れるため、またゲート−カソード間のもれ
電流はゲート−カソード間に逆バイアス電圧が印加され
ているために流れる電流であり、これもコンデンサ5を
通って流れるため、コンデンサ5を放電させる。
また、前記ゲーi・−アノード間のもれ電流は、ゲート
−カソード“間の逆バイアス電圧に関係なくほぼ一定で
ある性質があり、ゲート−カソード間のもれ電流は逆バ
イアス電圧が高い程大きな電流が流れ、ある逆バイアス
電圧以上の領域になると急激に大きな電流が流れる性質
がある(第2図ゲート電圧vgとゲート電流Igの関係
参照)。
−カソード“間の逆バイアス電圧に関係なくほぼ一定で
ある性質があり、ゲート−カソード間のもれ電流は逆バ
イアス電圧が高い程大きな電流が流れ、ある逆バイアス
電圧以上の領域になると急激に大きな電流が流れる性質
がある(第2図ゲート電圧vgとゲート電流Igの関係
参照)。
第2図に示すように、アノード電流IAが流入るしてい
るとき、これをターンオフするにはスイッチ素子4を導
通させ、時間t1に負ゲート電流1(Hrを流入させて
、GTOサイリスク6内に蓄積していた過剰少数キャリ
アを消失させる。こうしてGT○ザイリスク6はターン
オフし、アノード重比VANは図に示すように上昇する
。負ゲート電圧Vgrはスイッチ素子4が導通してアノ
ード電流I^が減少し始めると増大し、ピーク値に達し
た後一定値をとる。
るとき、これをターンオフするにはスイッチ素子4を導
通させ、時間t1に負ゲート電流1(Hrを流入させて
、GTOサイリスク6内に蓄積していた過剰少数キャリ
アを消失させる。こうしてGT○ザイリスク6はターン
オフし、アノード重比VANは図に示すように上昇する
。負ゲート電圧Vgrはスイッチ素子4が導通してアノ
ード電流I^が減少し始めると増大し、ピーク値に達し
た後一定値をとる。
ところで、GTOサイリスタ6のターンオフタイムを短
縮し、しかも遮断可能なアノード電流を大きくとるため
には、負ゲート電流1gの立上り(dig/dt)を大
きくし、その波高値1goを大きくするごとが重要であ
る。しかしこの、負ゲート電流Igの立」ニリは、スイ
ッチ素子4のスイッチング時間およびゲート逆バイアス
回路中の配線インダクタンスによって制限されるので、
この立上りを速くするためには、高速のスイッチング素
子を使用すると同時に、逆バイアス電源電圧を高くする
必要がある。
縮し、しかも遮断可能なアノード電流を大きくとるため
には、負ゲート電流1gの立上り(dig/dt)を大
きくし、その波高値1goを大きくするごとが重要であ
る。しかしこの、負ゲート電流Igの立」ニリは、スイ
ッチ素子4のスイッチング時間およびゲート逆バイアス
回路中の配線インダクタンスによって制限されるので、
この立上りを速くするためには、高速のスイッチング素
子を使用すると同時に、逆バイアス電源電圧を高くする
必要がある。
しかし、この回路のように常に高い逆バイアス重圧Vg
を印加しているとGTOザイリスタのゲー1−もれ電流
が大きくその結果GTOサイリスクのゲートの発熱が大
きくゲート許容損失を超えるおそれもある。また、逆バ
イアス用電源容量も大きくなる欠点がある。
を印加しているとGTOザイリスタのゲー1−もれ電流
が大きくその結果GTOサイリスクのゲートの発熱が大
きくゲート許容損失を超えるおそれもある。また、逆バ
イアス用電源容量も大きくなる欠点がある。
このような欠点を解消するため、第3図に示すように直
流電源1の他にもう一つの独立した逆バイアス用電源を
用意する方式も考えられる。
流電源1の他にもう一つの独立した逆バイアス用電源を
用意する方式も考えられる。
この第3図においてパルストランス3、トランジスタ2
、直流電源1、スイッチ素子4で構成されている回路部
は第1図の回路と同様に高い逆バイアス電圧を発生させ
るところであるが、GTOサイリスタ6が完全にターン
オフするに足る時間の期間トランジスタ2がオンして高
い逆バイアス電圧がG T Oサイリスク6のゲート−
カソード間にかかるようになっている。
、直流電源1、スイッチ素子4で構成されている回路部
は第1図の回路と同様に高い逆バイアス電圧を発生させ
るところであるが、GTOサイリスタ6が完全にターン
オフするに足る時間の期間トランジスタ2がオンして高
い逆バイアス電圧がG T Oサイリスク6のゲート−
カソード間にかかるようになっている。
パルストランス8、交流電源7、ダイオード9、コンデ
ンサ5、抵抗lOより構成されている回路部は常時低い
逆バイアス電圧をGTOサイリスタ6のゲート−カソー
ド間にかけている。
ンサ5、抵抗lOより構成されている回路部は常時低い
逆バイアス電圧をGTOサイリスタ6のゲート−カソー
ド間にかけている。
しかし、この第3図のごとく、逆バイアス用の電源とし
て2種の独立したものを使用するのでは回路構成が複雑
になってしまう。
て2種の独立したものを使用するのでは回路構成が複雑
になってしまう。
本発明の目的は前記従来例の不都合を解消し、1個の電
源から2種の逆バイアス用電圧を得、その・)ちの10
1い逆バイアス電圧によってGTOサイリスクのターン
オフタイムを短くし、さらに低い逆バイアス電圧によっ
てゲート−カソード間のもれ電流を小さくし同時にオフ
電圧を確保できるようにしたゲートターンオフサイリス
クのゲート駆動回路を提供することにある。
源から2種の逆バイアス用電圧を得、その・)ちの10
1い逆バイアス電圧によってGTOサイリスクのターン
オフタイムを短くし、さらに低い逆バイアス電圧によっ
てゲート−カソード間のもれ電流を小さくし同時にオフ
電圧を確保できるようにしたゲートターンオフサイリス
クのゲート駆動回路を提供することにある。
この目的は本発明によれば、1個の直流電源から半導体
スイッチを介してゲートターンオフサイリスクのゲーI
〜に逆電圧を印加する回路において、初めは半導体スイ
ッチを完全にオンさせて高い電圧をゲートターンオフサ
イリスクのゲートに印加し、規定時間後は前記半導体ス
イッチをオフし複数の抵抗で分圧した低い電圧をゲート
ターンオフサイリスクのゲートに印加ずや手段を設けた
ことにより達成される。
スイッチを介してゲートターンオフサイリスクのゲーI
〜に逆電圧を印加する回路において、初めは半導体スイ
ッチを完全にオンさせて高い電圧をゲートターンオフサ
イリスクのゲートに印加し、規定時間後は前記半導体ス
イッチをオフし複数の抵抗で分圧した低い電圧をゲート
ターンオフサイリスクのゲートに印加ずや手段を設けた
ことにより達成される。
以下、図面について本発明の実施例を詳細に説明する。
第4図は本発明の実施例を示す回路図、第5図は動作波
形図である。第4図において、2oはパルストランス1
1と整流用ダイオード12.13を介してコンデンサ1
8に直流電圧を印加する電源を示ず。GTOサイリスタ
19のカソードに一θ111を接続されているコンデン
サ18の他端は1、GTOサイリスタ19のゲートにコ
レクタを接続されているトランジスタ16のエミッタに
接続され一ζいる。コンデンサ18には抵抗17と10
との直列接続からなる分圧器が並列接続されていて、そ
の分圧点は1−ランリスク16のコレクタに接続されて
いる。すなわち、分圧抵抗17.10は、コンデンサ電
圧を分圧して取り出し、これをGTOサイリスク19の
ゲート−カソード間に印加する逆バイアス電圧として与
えるものである。
形図である。第4図において、2oはパルストランス1
1と整流用ダイオード12.13を介してコンデンサ1
8に直流電圧を印加する電源を示ず。GTOサイリスタ
19のカソードに一θ111を接続されているコンデン
サ18の他端は1、GTOサイリスタ19のゲートにコ
レクタを接続されているトランジスタ16のエミッタに
接続され一ζいる。コンデンサ18には抵抗17と10
との直列接続からなる分圧器が並列接続されていて、そ
の分圧点は1−ランリスク16のコレクタに接続されて
いる。すなわち、分圧抵抗17.10は、コンデンサ電
圧を分圧して取り出し、これをGTOサイリスク19の
ゲート−カソード間に印加する逆バイアス電圧として与
えるものである。
さらに、トランジスタ16のベースにはフォートカプラ
等の信号伝達用絶縁素子14から単安定回路15を介し
てターンオフ信号が導かれる。
等の信号伝達用絶縁素子14から単安定回路15を介し
てターンオフ信号が導かれる。
このようにして、コンデンサ18は、パルストランス1
1と整流用ダイオード12.13により直流電圧を印加
されてパルストランス11の出力電圧とほぼ同じ電圧ま
で充電される。
1と整流用ダイオード12.13により直流電圧を印加
されてパルストランス11の出力電圧とほぼ同じ電圧ま
で充電される。
一方、信号伝達連用絶縁素子14によってGTOサイリ
スタ19のターンオフ信号が単安定回路15に入力され
ると、単安定回路15にによって1−ランリスク16を
一定時間幅駆動するH” レベルのパルスが出力される
。トランジスタ16がオンすると、コンデンサ18にあ
らかじめ充電されていた電圧がGTOサイリスタ19の
ゲート−カッーI′間に印加されて、コンデンサ18−
GTO−IJイリスタ19のカソード−GTOサイリス
ク19のゲー トートランジスタ16の経路で電流が流
れ、G T Oサイリスタ19内に蓄積されていた過剰
少数キャリアが消失させられ、GTOサイリスタ19は
ターンオフする。
スタ19のターンオフ信号が単安定回路15に入力され
ると、単安定回路15にによって1−ランリスク16を
一定時間幅駆動するH” レベルのパルスが出力される
。トランジスタ16がオンすると、コンデンサ18にあ
らかじめ充電されていた電圧がGTOサイリスタ19の
ゲート−カッーI′間に印加されて、コンデンサ18−
GTO−IJイリスタ19のカソード−GTOサイリス
ク19のゲー トートランジスタ16の経路で電流が流
れ、G T Oサイリスタ19内に蓄積されていた過剰
少数キャリアが消失させられ、GTOサイリスタ19は
ターンオフする。
次に、単安定回路15のパルスがL” レベルに戻ると
トランジスタ16はオフし、GTOサイリスク19のゲ
ート−カソード電圧は抵抗17と抵抗10との抵抗分圧
比に逆バイアス用電源電圧を分圧したほぼ一定電圧とな
る。ここで抵抗分圧された電圧はG T Oサイリスタ
19のゲート−カソード間に継続印加すべき、逆バイア
ス電圧値によって決定する。逆バイアス電圧値は前記の
ごとく、ゲート漏れ電流が小さくなりかつオフ電圧が確
保される値に決定する。この逆バイアス電圧値は通常数
V程度でよい。第5図中、tはGTOサイリスタ19の
ターンオフ動作時間であり、この時間もの経過後の逆バ
イアス電圧Vgrtは第2図のVgrと比べて低下して
いることがわかる。
トランジスタ16はオフし、GTOサイリスク19のゲ
ート−カソード電圧は抵抗17と抵抗10との抵抗分圧
比に逆バイアス用電源電圧を分圧したほぼ一定電圧とな
る。ここで抵抗分圧された電圧はG T Oサイリスタ
19のゲート−カソード間に継続印加すべき、逆バイア
ス電圧値によって決定する。逆バイアス電圧値は前記の
ごとく、ゲート漏れ電流が小さくなりかつオフ電圧が確
保される値に決定する。この逆バイアス電圧値は通常数
V程度でよい。第5図中、tはGTOサイリスタ19の
ターンオフ動作時間であり、この時間もの経過後の逆バ
イアス電圧Vgrtは第2図のVgrと比べて低下して
いることがわかる。
以上述べたように本発明のゲートターンオフサイリスク
のゲート駆動回路は、該サイリスクのターンオフ時に高
い逆バイアス電圧を印加してターンオフタイムを短縮し
、その後は低い逆バイアス電圧を印加するようにしたの
で、ゲート−カソード間のもれ電流が小さくなり、GT
Oサイリスクのオフ時の発熱が小さくなるものである。
のゲート駆動回路は、該サイリスクのターンオフ時に高
い逆バイアス電圧を印加してターンオフタイムを短縮し
、その後は低い逆バイアス電圧を印加するようにしたの
で、ゲート−カソード間のもれ電流が小さくなり、GT
Oサイリスクのオフ時の発熱が小さくなるものである。
しかも、逆バイアス用電源は1種類のみですむのでゲー
ト駆動回路の構成が簡単なものである。
ト駆動回路の構成が簡単なものである。
第1図は従来例を示す回路図、第2図は同回路の動作波
形図、第3図は他の従来例を示す回路図、第4図は本発
明のゲート駆動回路の実施例を示す回路図、第5図は第
4図回路の動作波形図である。 1・・・直流電源 2・・・トランジスタ3.8・・・
パルストランス 4・・・ス・インチ素子 5・・・コンデンサ6・・・
G’rO−リ°イリスタ 7・・・交流電源9・・・ダ
イオード 10.17・・・抵抗11・・・パルストラ
ンス 12、13・・・整流ダイオード 14・・・信号伝達用絶縁素子 15・・・単安定回路 16・・・トランジスタ18・
・・コンデンサ 19・・・GTOサイリスタ20・・
・電源 出願人 富士電機製造株式会社 第1@ 第2図
形図、第3図は他の従来例を示す回路図、第4図は本発
明のゲート駆動回路の実施例を示す回路図、第5図は第
4図回路の動作波形図である。 1・・・直流電源 2・・・トランジスタ3.8・・・
パルストランス 4・・・ス・インチ素子 5・・・コンデンサ6・・・
G’rO−リ°イリスタ 7・・・交流電源9・・・ダ
イオード 10.17・・・抵抗11・・・パルストラ
ンス 12、13・・・整流ダイオード 14・・・信号伝達用絶縁素子 15・・・単安定回路 16・・・トランジスタ18・
・・コンデンサ 19・・・GTOサイリスタ20・・
・電源 出願人 富士電機製造株式会社 第1@ 第2図
Claims (1)
- 1個の直流電源から半導体スイッチを介してゲートター
ンオフサイリスクのゲートに送電圧を印加する回路にお
いて、初めは半導体スイ・ノチを完全にオンさせて高い
電圧をゲートターンオフサイリスクのゲートに印加し、
規定時間後は前記半導体スイッチをオフし複数の抵抗で
分圧した低い電圧をゲートターンオフサイリスクのゲー
トに印加する手段を設けたことを特徴とするゲートター
ンオフサイリスクのゲート駆動回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58107416A JPS60116A (ja) | 1983-06-15 | 1983-06-15 | ゲ−トタ−ンオフサイリスタのゲ−ト駆動回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58107416A JPS60116A (ja) | 1983-06-15 | 1983-06-15 | ゲ−トタ−ンオフサイリスタのゲ−ト駆動回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60116A true JPS60116A (ja) | 1985-01-05 |
Family
ID=14458590
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58107416A Pending JPS60116A (ja) | 1983-06-15 | 1983-06-15 | ゲ−トタ−ンオフサイリスタのゲ−ト駆動回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60116A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5077487A (en) * | 1989-09-08 | 1991-12-31 | Toyo Denki Seizo Kabushiki Kaisha | Driver circuit for a large capacity switching element |
DE102008039413B3 (de) * | 2008-08-13 | 2010-01-14 | Converteam Technology Ltd., Rugby | Elektrische Schaltung zur Ansteuerung eines Leistungshalbleiterschaltelements |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57106231A (en) * | 1980-12-23 | 1982-07-02 | Mitsubishi Electric Corp | Gate circuit for gate turn-off thyristor |
-
1983
- 1983-06-15 JP JP58107416A patent/JPS60116A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57106231A (en) * | 1980-12-23 | 1982-07-02 | Mitsubishi Electric Corp | Gate circuit for gate turn-off thyristor |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5077487A (en) * | 1989-09-08 | 1991-12-31 | Toyo Denki Seizo Kabushiki Kaisha | Driver circuit for a large capacity switching element |
DE102008039413B3 (de) * | 2008-08-13 | 2010-01-14 | Converteam Technology Ltd., Rugby | Elektrische Schaltung zur Ansteuerung eines Leistungshalbleiterschaltelements |
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