JPS60116046A - Logical circuit device - Google Patents

Logical circuit device

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JPS60116046A
JPS60116046A JP58223564A JP22356483A JPS60116046A JP S60116046 A JPS60116046 A JP S60116046A JP 58223564 A JP58223564 A JP 58223564A JP 22356483 A JP22356483 A JP 22356483A JP S60116046 A JPS60116046 A JP S60116046A
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JP
Japan
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data
shift register
circuit device
diagnosis
logic circuit
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JP58223564A
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Japanese (ja)
Inventor
Shigeo Kamiya
神谷 茂雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3181Functional testing
    • G01R31/3185Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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    • GPHYSICS
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    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
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Abstract

PURPOSE:To prevent change of state of flip-flop etc. in a logical device provided with a shift register that scans in and holds data for diagnosis by providing a latch circuit in output side of the shift register. CONSTITUTION:At the time of ordinary operation mode, a selector circuit 1 receives the first select signal and selects input data of (n) bits inputted from an input terminal Din. At the time of diagnosing mode, it receives the second select signal and selects data for diagnosis scanned in from a diagnosing data input terminal TDin to the shift register and latched by a latch circuit 4 and gives to the body 2 of the logical circuit device. When scanning input data for diagnosis, taking in of the data to the body of the logical circuit device is checked, and change of state of flip-flop etc. can be prevented.

Description

【発明の詳細な説明】 〔発明の技術分!l’j) 本発明は診Iノ1用人方データをスキャンインして保持
するシフトレジスタを備え、このスキャンインされ、た
データを入力端子から入力されるデータに代えて論理回
路装他本体に力えてその診断を行い得るようにした論理
回路・12′;詔の改良に関する。
[Detailed description of the invention] [Technical portion of the invention! l'j) The present invention is equipped with a shift register that scans in and holds patient data for the first diagnosis, and replaces this scanned-in data with the data input from the input terminal to the logic circuit device main body. This paper relates to the improvement of a logic circuit 12' that makes it possible to perform such diagnosis.

〔発明の技術的背−臣とその間5J1j1点〕近時、集
積回路化技術の発展に伴って、■・11々の論理回路を
多数組合せた詞ノlj回路装置が各神開発され、更には
これらのiy’6理回路装置idを(中々組合せた犬4
;(l模論理回路システムがI・pi a卜されている
[Technical backbone of the invention and 5J1j 1 point] Recently, with the development of integrated circuit technology, circuit devices that combine a large number of logic circuits of 1 and 11 have been developed. These iy'6 logic circuit device IDs (dog 4 which is a combination of
;(The l-simulated logic circuit system is shown in I.pi a.

ところで、との0の論理回路4’j li’、における
各論理機能を個々に診断するととt、j、 11 ’j
’+’、に升要である。そこで従来でにj、例えばj:
1lii i’(!回路装(1ン]゛のデータ入力部に
シフトレジスタを設け、この/フトレノスタに診断用人
力γ゛〜夕をスキャンインして保持すると共に、セレク
タをブiして」−記スギャンインされた診断用入力ど一
夕をデータ人力轄、1子を介して入力されるデータに代
えてれ111理回路装置本体に与えることが行われてい
る。
By the way, if we individually diagnose each logic function in the 0 logic circuit 4'j li', then t,j, 11'j
'+' is the key. Therefore, in the past, j, for example, j:
1lii i' (! A shift register is provided in the data input section of the circuit device (1-n), and the diagnostic human power γ-y is scanned into this/futrenostar and held, and the selector is turned on.) The input data for diagnosis is sent to the main body of the 111 logic circuit device in place of the data input via the data controller.

このようなシフトレジスタ全備えた論理回路装置1夕に
よれば、あたかも前記データ人力O:’1u子に診断用
入力データを与える如くして前記呂1理回路装置本体の
診断を行うことができる。従って、診断対象と寿る論理
回路装設だけをシステムから取出して診断装V(例えは
エミーレータ)に接続し、データ入力端子に印加されて
いるデータを無視して、その診断を行うことが可能と外
る。
According to such a logic circuit device equipped with all shift registers, it is possible to diagnose the logic circuit device main body as if input data for diagnosis is given to the data input device. . Therefore, it is possible to take out only the logic circuit equipment to be diagnosed from the system, connect it to the diagnostic device V (for example, an emulator), and diagnose it while ignoring the data applied to the data input terminal. It comes off.

ところが、上記シフトレジスタに診断用入力データをス
キャンインする場合、次のような問題を生じることがあ
る。即ち、b理回路装(?4本体は、データ入力端子よ
#)寿えられたデータ、丑たけスキャンインされた診断
用入力データを受けて動作するものであ−リ、前記各種
1川入力データのスキャンイン日i゛に、そのデータに
よって餡i 31j状態に変化が生じると本来の論理機
能を果さなくなる。この為、一般に上記診断用入力デー
タのスキャンイン時には、AiJ記論理回路装置ヲ椙成
している全てのフリップフロップの状態を変化させては
いけないと云う佑11約がii:Ijぜら11ている。
However, when the diagnostic input data is scanned into the shift register, the following problem may occur. That is, it operates by receiving data stored in the B logic circuit device (the main body is a data input terminal) and input data for diagnosis that has been scanned in repeatedly. If a change occurs in the state of the bean i 31j due to the data on the data scan date i, the original logical function will no longer be achieved. For this reason, there is a general rule that states that the states of all flip-flops in the AiJ logic circuit device must not be changed when scanning in the diagnostic input data. There is.

然し乍ら、論理回h′Pr装詐本体をイ1°l(成する
フリラフ0フロツゾの中には、前記データの入力ライン
に非同期のクリア端子やセy)ii’:i6子を接糾1
したものが存在することが多い。このようなフリップ7
0ツブを備えた論理回路装置′15″1体鎖苅して、前
記シフトレジスタにスキャンインさiする診断用入力ビ
ータ中に、上記フリッ7°フロップの非同期型端子をア
クティブにするものが含1れていると、前記スキャンイ
ンItlkc R/’フリップフロップの状態変化を招
来すると71、う不具合が生じる。この結果、そのaツ
断ができなくなる。
However, the main body of the logic circuit h'Pr is connected to the ii':i6 child (in the free ruff 0 float that is formed, there is a clear terminal asynchronous to the input line of the data).
There are often things that exist. Flip 7 like this
A diagnostic input beater scanned into the shift register by a logic circuit device '15'' with a 0-tube includes a device that activates the asynchronous terminal of the flip 7° flop. 1, a problem occurs when the state of the scan-in Itlkc R/' flip-flop changes 71. As a result, it becomes impossible to disconnect it.

そこで従来では、論理回路装置トj本体の論理膜用にお
いて、全てのフリップフロップを同期動作させる等の′
l1ll約を設けているが、そのHji i;t L]
由度が妨げられる宿の問題があった。
Therefore, in the past, for the logic film of the main body of the logic circuit device, it is necessary to operate all the flip-flops synchronously.
Although we have established a
There was the problem of lodging that hindered freedom.

〔発明の目的〕[Purpose of the invention]

本発明はこのようなq1什Iを省り褪してなされljも
ので、その目的とするところは、非同期flU)作する
フリップフロップを含む論理回路装置1夕体に対しても
、シフトレジスタに診断用入力データをスキャンインし
てその診1わ′Iを行うことを町Thtiとする構成の
実用性の高い論理回路装Wjを提C1することにある。
The present invention has been made by omitting such q1 and 1, and its purpose is to apply a shift register to a logic circuit device 1 including an asynchronous flip-flop. The object of the present invention is to provide a highly practical logic circuit Wj configured to scan in diagnostic input data and perform a diagnosis.

〔発明の概要〕[Summary of the invention]

本発明は診断用入力データをスキャンインして保持する
シフトレジスタと、このシフトレジスタにスキャンイン
された前記各回用入力データをデータ人力鼎1;子から
入力さノ′こるデータに代えて騙・理回路装竹本体に力
えるセレクタとを備えた論It! l「11略装置t−
′にあって、前記シフトレジスタとセレクタとの間に、
前記診噸1用入力データのシフトレジスタへのスキャン
イン終了抜に、該シフトレジスタにスキャンインされた
データをラッテして前hシミセレクタに出力う′るラッ
テ回路を設けたことを特徴とするものである。
The present invention includes a shift register that scans in diagnostic input data and holds it, and a shift register that scans in the input data for each time to this shift register and replaces it with data that is input from a child. It's equipped with a selector that powers the logic circuit board! l"11 equipment t-
', between the shift register and the selector,
The present invention is characterized in that a latte circuit is provided which latches the data scanned into the shift register and outputs it to the front h stain selector before the input data for diagnosis 1 is scanned into the shift register. It is something.

〔発明の効果〕〔Effect of the invention〕

かくして木元明によれば、診断用入力データのスキャン
イン時には、ラッチ回路によってそのデータの論理回路
装置本体本体への11V込みが1)14止され、上記ス
キャンインが終了したllij点で始めて上記う、チ回
路が動作して診断用入力データの論理回路装置本体への
取込みが行わil、る。従って、論理回路装置1夕体の
非同期糸が診断用入力データのスキャンインIIJに、
不本意にアクティブ化されることが力くなり、その診断
を砕丈に行うことが可能と々る等の効果が寄せられる。
Thus, according to Akira Kimoto, when scan-in diagnostic input data, the latch circuit stops the data from entering the main body of the logic circuit device by 1) 14, and the above-mentioned data starts from the llij point where the scan-in ends. The circuit operates to take in diagnostic input data into the main body of the logic circuit device. Therefore, when the asynchronous thread of the logic circuit device 1 and the diagnostic input data scan-in IIJ,
The involuntary activation becomes powerful, and it is possible to make a thorough diagnosis.

〔発明の実施例〕[Embodiments of the invention]

以下、図面を参照して本発明の実施例につき説明する。 Embodiments of the present invention will be described below with reference to the drawings.

卯、1図は実施例装置の一四部Iff(:略If!f成
1ン(で′j:りす、Dinはnビット並列型のデータ
人力り;1、;子、TDinil−を診断用データ入力
端子である。n木の一ア′−タ入力端子Din k介し
て並列的に入力さtするnビットのデータは、セレクタ
回路1の各セレクタ1112〜1nを介して論坤回路装
置にζ′本体2に取込まれる。この論理回路装置t;:
本体2に対する診断用データは、前記入力☆;1、;子
D i nよりElf?列的に入力されるデータとは独
やに、前R己診断川デ−タ入力端子TDi nから1ビ
ツトずつ直列に入力され、n段のシフトレジスタ、?に
スキャンインされるようになっている。このシフトレジ
スタ3は、/フトクロックを焚けて動作して前記診断用
データをスキャンインし、これを保持するものである。
Figure 1 shows the four parts of the embodiment device If (: approximately If!f), Din is an n-bit parallel data input; This is a data input terminal.The n-bit data input in parallel through the n-tree data input terminal Dink is sent to the logic circuit device via each selector 1112 to 1n of the selector circuit 1. ζ′ is taken into the main body 2. This logic circuit device t;:
Diagnostic data for the main body 2 is obtained from the input ☆;1, ;child D in Elf? The data that is input serially is input serially one bit at a time from the previous R self-diagnosis data input terminal TDin, and is input into an n-stage shift register, ? It is now scanned in. This shift register 3 operates by firing the /ft clock to scan in the diagnostic data and hold it.

しかしてこのシフトレジスタ3の各シフト段には、とれ
に対応してラッチ回路4(41r42〜4n)が股゛け
られている。このラッチ回路4は、前記診断用データの
スキャンイン終了時にラッチ信号を受けて、前記シフト
レジスタ3に保持されたデータを廉列的にラッチし、こ
れを前記セレクタ’I + 72〜1nにそれぞれ出力
するものである。
However, each shift stage of the shift register 3 is provided with a latch circuit 4 (41r42-4n) corresponding to the shift stage. This latch circuit 4 receives a latch signal at the end of scan-in of the diagnostic data, latches the data held in the shift register 3 in an orderly manner, and transfers the data to the selectors 'I + 72 to 1n, respectively. This is what is output.

セレクタ回路1(セレクタ’1+72〜1n)は、通常
動作モード時には!l、 1のセレクト信号を受けて前
記入力端子Dinより入力されたnビ、トの人力データ
を選択し、これを前記論理回路装置19本体2に与える
と共に、診断モード時には第2のセレン)(W号を受け
て前記シフトレジスタ3にスキャンインされ、且つラッ
チ回路4にラッテされた診断用データを選択して前記論
理回路装置本体2に与えるものとなっている。
Selector circuit 1 (selector '1+72 to 1n) is in normal operation mode! In response to the select signals of 1 and 1, n bits and 5 human input data inputted from the input terminal Din are selected, and this is applied to the main body 2 of the logic circuit device 19, and in the diagnosis mode, the second selenium) ( Upon receiving the number W, diagnostic data scanned into the shift register 3 and latched into the latch circuit 4 is selected and given to the logic circuit device main body 2.

このようにしてセレクタ回路)を介して入力データまた
は診断用データが選択的に力えられる論理回路装置2は
、その論理回路仕様に応じて神々の構成をとるものであ
るが、その)、WIi Jjl川i用1路装置2を構成
する非同期型の回路要素として例えば第1図中に示すフ
リップフロップ2 a +2bが存在する。フリップフ
ロップ2aは、そのクリア端子にアクティブな信号を受
けて非同期にリセット動作するものであり、tたフリッ
プフロップ2bは、インバータ2Cオア回路2dからな
る論理回路を介したデータによって非同期にセット動作
するものである。そして、これらのフリップフロップ2
h、2bのリセット端子、セット端子を非同期にアクテ
ィブとする46号は、前記セレクタ回路1の出力として
直接的に(同期回路を介することなしに)Jうえられる
ようになっている。
The logic circuit device 2 to which input data or diagnostic data is selectively applied via the selector circuit (selector circuit) has a divine configuration depending on its logic circuit specifications. For example, there is a flip-flop 2 a +2b shown in FIG. 1 as an asynchronous circuit element constituting the one-way device 2 for JJI river i. The flip-flop 2a is asynchronously reset by receiving an active signal at its clear terminal, and the flip-flop 2b is asynchronously set by data via a logic circuit consisting of an inverter 2C OR circuit 2d. It is something. And these flip-flops 2
No. 46, which asynchronously activates the reset terminals and set terminals of h and 2b, can be directly inputted as the output of the selector circuit 1 (without going through a synchronous circuit).

尚、前記ラッテ回路41+42〜4nは、一般的には第
2図に示すように、2つのアンド回路5a、5b、オア
回路5c、及びインバータ回路5dによって構成するこ
とができるが、セレクタlIr12〜Inと一体的に3
つのアンド回路6h、6b、6cとオア回路6dきによ
って朴゛・成することも可能である。また第4図は第3
図に示す回路の動作状態を示す信号波形図であり、期l
l1lAはスキャンイン時、Bけ診断時を示している。
Incidentally, the latte circuits 41+42 to 4n can generally be constituted by two AND circuits 5a and 5b, an OR circuit 5c, and an inverter circuit 5d, as shown in FIG. integrally with 3
It is also possible to implement the operation using two AND circuits 6h, 6b, 6c and an OR circuit 6d. Also, Figure 4 shows the 3rd
FIG. 2 is a signal waveform diagram showing the operating state of the circuit shown in the figure;
l1lA indicates the time of scan-in and the time of Bake diagnosis.

かくしてこのように構成された本装置によれば、第1の
セレクト信号を印加し、セレクタ1Hr12〜7nにデ
ータ入力端子Dinから与えられるデータを選択させる
ようにすることにより、該データ入力端子Dinからの
r−夕はその1寸論理回路装置本体2に力見られる。こ
れによって装置6ば、通常の本来の動作を行うことにな
る。
According to the present device configured in this manner, by applying the first select signal and causing the selectors 1Hr12 to 7n to select the data provided from the data input terminal Din, The power of the r-type can be seen in the one-inch logic circuit device main body 2. This causes the device 6 to perform its normal, original operation.

しかして装置の診断開始11.l、は、前記第1のセレ
クト46号に代えて第2のセレクト信号をオンとする。
Then the device diagnosis begins 11. l, turns on the second select signal instead of the first select signal 46.

この状態でシフトレジスタ3にシフトクロックを印加す
ると共に、これに同期して診断用データ入力端子TDj
 nに診断用データを馬え、その診断用データをシフト
レジスタ3にスキャンインする。このとき、シフトレ・
ノスタ3にスキャンインされる診断用データに−、ラッ
チ回路4によって抑えられている為1/C凸ii記セレ
クタ1に与えられることがなく、従って論]甲回路装置
P、1本体2へも与えられるととがない。これ故、診断
用データのスキャンイン時に前述した非同期系のフリッ
プフロップ、?A 、、2h宿が千木χ1、にリセット
されたり、或いはセットされたりすることがない。
In this state, a shift clock is applied to the shift register 3, and in synchronization with this, the diagnostic data input terminal TDj
Diagnostic data is stored in n, and the diagnostic data is scanned into the shift register 3. At this time, shift
Since the diagnostic data scanned into the Nostar 3 is suppressed by the latch circuit 4, it is not given to the 1/C convex ii selector 1. It is worthless to be given. Therefore, when scanning in diagnostic data, the above-mentioned asynchronous flip-flop? A, 2h inn is not reset or set to Chigi χ1.

しかるのち、シフトレジスタ3への1珍断用データのス
キャンインが終了した時点で、う、チ回路4にラッチ信
号を印加する。これによって、上にシフトレジスタ3に
スキャンインさt[、イ呆長された診断用データがラッ
テレlit省4にう、チされ、同ラッチ回路4から前記
セレクタ1を介して論理回路装置本体に与えられること
になる。
Thereafter, when the scan of data for one cut into the shift register 3 is completed, a latch signal is applied to the check circuit 4. As a result, the diagnostic data that has been scanned into the shift register 3 is transferred to the latch circuit 4, and then sent from the latch circuit 4 to the logic circuit device main body via the selector 1. It will be given to you.

そして、この診断用データに従って論理回路装置本体2
が動作し、その診断が行われることになる。
Then, according to this diagnostic data, the logic circuit device main body 2
will be activated and its diagnosis will be performed.

従って、上記の如くイイ成され、動作する木製f6゛に
よれば、診断用データのスキャンイン時に論理回路装置
本体2に対して何ζ7・悪影響を与えないので、その診
断を確実に行わしめることが可能となる。しかも、上h
iLスキャンイン時の問題が存在し、ないので、fiu
lI理回路装舒本体2の股引自由度が高まり、その役割
に際して全ての糸をクロックを用いて同期化する宿・の
制約条件が々く々る剪の効果が奏せられる。1だ装碍構
成と、その制御がf?11単であり、実用的利点が絶大
である。
Therefore, the wooden f6 that is constructed and operates as described above does not have any negative effect on the logic circuit device main body 2 when scanning data for diagnosis, so that the diagnosis can be performed reliably. becomes possible. Moreover, upper h
There is a problem with iL scan-in, so there is no fiu
The degree of freedom in pulling the crotch of the main body 2 of the logic circuit equipment increases, and in its role, the constraint condition of synchronizing all the threads using a clock is brought into play. 1. The equipment configuration and its control are f? 11, and has great practical advantages.

尚・、本発明は上記実施例に限定壊れるものではない。It should be noted that the present invention is not limited to the above embodiments.

例えdシフトレ・ゾスタ3にスキャンイ/される診断用
データか、更に陥埋回路装伊尾本体2内をスキャン・2
スする構成の装置、1だ或いは上記スキャンインされた
診断用データがデータ出力部にスキャンアウトされる構
成の装置であっても、本発明を同様に適用することがで
き、同様な効果が奏せられる。またスキャンインする診
h?[データのビット数や、そのスキャンイン速度等は
装置仕様に応じて定めれは良いものである。要するに本
発明はその吸旨を逸脱し々い範囲で種々変形して実施す
ることができる。
For example, if it is diagnostic data that is scanned/scanned into the d-shiftre/Zostar 3, the inside of the buried circuit system Io body 2 can also be scanned/2.
The present invention can be applied in the same way to a device configured to scan data, or a device configured to scan out the scanned-in diagnostic data to a data output section, and the same effects can be obtained. be given Should I scan in again? [The number of data bits, its scan-in speed, etc. can be determined according to the device specifications. In short, the present invention can be implemented with various modifications within a range that deviates from its spirit.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の一実加i例装置の製部M!′C,略4
’!Li成図、第2図は同実施例におけるラッチ回路σ
)構成例を示す図、槙3図はラッチ回路とセレクタとを
一体構成した例を示す1シ1、ηコ、4図I″i角13
図に示す回路の動作波形を示す図である。 l・・・セレクタ、2・・・論理回路装ヱ」′本体、3
・・・シフトレジスタ、4・・・ラッチ回路。
FIG. 1 shows the manufacturing section M of an example of the production apparatus of the present invention. 'C, about 4
'! Figure 2 shows the latch circuit σ in the same embodiment.
) Diagram showing an example of the configuration, Figure 3 shows an example in which a latch circuit and a selector are integrally configured.
FIG. 3 is a diagram showing operating waveforms of the circuit shown in the figure. l...Selector, 2...Logic circuit device'' body, 3
...Shift register, 4...Latch circuit.

Claims (1)

【特許請求の範囲】[Claims] 診断用入力データをスキャンインして保持するシフトレ
ジスタと、このシフトレジスタにスキャンインさノ1.
た=i+記診断用人力データまたは入力端子よシ与えら
れるデータを選択的に取込むセレクタと、このセレクタ
を介して取込1れたデータに従って所定の動作′ff:
’R,行する論tp回路装置ff本体とを具侃jしてな
る餉」11回路装信置おいて、前記シフトレジスタとセ
レクタとの間に、該シフトレジスタへの前記診断用人カ
ブ〜りのスキャンイン結了後に該シフトレジスタにスキ
ャンインされたお回出人力データをラッチし2て前記セ
レクタに出力するラッチ回1賂を設け/こことを特徴と
する論理回路装6゜
1. A shift register that scans in diagnostic input data and holds it;
=i+a selector that selectively takes in diagnostic manual data or data given through an input terminal, and a predetermined operation according to the data taken in via this selector'ff:
11 In the circuit device, between the shift register and the selector, the diagnostic cover for the shift register is located between the shift register and the selector. Logic circuit device 6
JP58223564A 1983-11-28 1983-11-28 Logical circuit device Pending JPS60116046A (en)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62239071A (en) * 1986-04-10 1987-10-19 Nec Corp Semiconductor integrated circuit
JPH0290075A (en) * 1987-10-07 1990-03-29 Xilinx Inc System for scanning test of logical circuit

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5548898A (en) * 1978-10-05 1980-04-08 Mitsubishi Electric Corp Composite latch circuit
JPS58154038A (en) * 1982-03-08 1983-09-13 Nec Corp Logical block for digital integrated circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5548898A (en) * 1978-10-05 1980-04-08 Mitsubishi Electric Corp Composite latch circuit
JPS58154038A (en) * 1982-03-08 1983-09-13 Nec Corp Logical block for digital integrated circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62239071A (en) * 1986-04-10 1987-10-19 Nec Corp Semiconductor integrated circuit
JPH0290075A (en) * 1987-10-07 1990-03-29 Xilinx Inc System for scanning test of logical circuit

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