JPS60111460A - 電荷結合素子 - Google Patents
電荷結合素子Info
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- JPS60111460A JPS60111460A JP58219781A JP21978183A JPS60111460A JP S60111460 A JPS60111460 A JP S60111460A JP 58219781 A JP58219781 A JP 58219781A JP 21978183 A JP21978183 A JP 21978183A JP S60111460 A JPS60111460 A JP S60111460A
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- 239000000758 substrate Substances 0.000 claims abstract description 21
- 239000012535 impurity Substances 0.000 claims abstract description 17
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 238000005036 potential barrier Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010992 reflux Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は電荷結合素子（以下ＣＣＤと称す）に関する。
（ロ）従来技術
第１図に従来のＣＣＤの断面構造を示す。
同図のＣＣＤは、半導体基板（１）上に絶縁膜（２）を
介して二枚−組の電極対Ｇｌｌ■を多数配列したもので
あり、これ等電極（３１１Ｃ＠の第１電極酊）下の絶縁
膜（２）の厚みが他方の第２電極［有］下のそれより大
きく設定されている。
介して二枚−組の電極対Ｇｌｌ■を多数配列したもので
あり、これ等電極（３１１Ｃ＠の第１電極酊）下の絶縁
膜（２）の厚みが他方の第２電極［有］下のそれより大
きく設定されている。
従って、奇数番目の電極対（３１，１ｆη、（３１）□
□□、・・・・に印加するクロリフパルスφ、がＯＦＦ
状態、偶数番目の電極対（３１）■、・・・に印加する
クロ・リフパルスφ２がＯＮ状態の時、第２図のポテン
シャル図に示す如く、電荷が蓄積転送される半導体基板
（１）の表面付近でのポテンシャルは、第１電極ｑ）と
第２電極（支）とでその値の大きさが異なる事となるの
で、奇電極□□□の値Ｖ４ 、の順に大きくなり、電荷
の転送方向が決定されている。
□□、・・・・に印加するクロリフパルスφ、がＯＦＦ
状態、偶数番目の電極対（３１）■、・・・に印加する
クロ・リフパルスφ２がＯＮ状態の時、第２図のポテン
シャル図に示す如く、電荷が蓄積転送される半導体基板
（１）の表面付近でのポテンシャルは、第１電極ｑ）と
第２電極（支）とでその値の大きさが異なる事となるの
で、奇電極□□□の値Ｖ４ 、の順に大きくなり、電荷
の転送方向が決定されている。
斯様な構成のＣＯＤに於いては、各第２電＃Ｉｉ国、・
・・のポテンシャル井戸にて電荷が蓄積され、各第１電
唖０１）、・・・は単に転送方向を決定するポテンシャ
ル障壁を形成する為のものであるので、斯るＣＣＤの微
細化を図るには、この第１電極Ｇｅ＋、・のＷｉ電極長
短かく設計する事が考えられる。
・・のポテンシャル井戸にて電荷が蓄積され、各第１電
唖０１）、・・・は単に転送方向を決定するポテンシャ
ル障壁を形成する為のものであるので、斯るＣＣＤの微
細化を図るには、この第１電極Ｇｅ＋、・のＷｉ電極長
短かく設計する事が考えられる。
一方、斯るＣ Ｃ，Ｄの動作に於いて、上記の如（クロ
・リフパルスφ１．φ２を夫々ＯＦＦ、ＯＮ状態とした
時の半導体基板（１）に形成される空乏１−の下限位置
は、第１図の破線で示す如く、第２図のポテンシャル図
に示したポテンシャル値の大きさに対応して半導体基板
（１）の深部に延びてくる事となるが、各市ｉ ｆ’ｌ
ｌｌ、（財）、・・・毎の空乏層は互いに隣り合う電極
（３１）、（３２１、・・・での空乏層の影響を受け、
特に浅い空乏層に深い空乏層が侵入して来て、この本来
浅い空乏層が深くまで引き込★れる現象が起こる。
・リフパルスφ１．φ２を夫々ＯＦＦ、ＯＮ状態とした
時の半導体基板（１）に形成される空乏１−の下限位置
は、第１図の破線で示す如く、第２図のポテンシャル図
に示したポテンシャル値の大きさに対応して半導体基板
（１）の深部に延びてくる事となるが、各市ｉ ｆ’ｌ
ｌｌ、（財）、・・・毎の空乏層は互いに隣り合う電極
（３１）、（３２１、・・・での空乏層の影響を受け、
特に浅い空乏層に深い空乏層が侵入して来て、この本来
浅い空乏層が深くまで引き込★れる現象が起こる。
従って、第１電極０１）、・・・の電極長を短かくする
と、この電極（３１）下の空乏層の長さも短かくなるの
で、隣接する空乏層に依る悪影響が大きく現われる事と
なり、この第１電ｉ Ｇｅｌへの印加電圧に依っては斯
る空乏層の形成状態を制御する事が困難となろうこの様
にポテンシャル障壁を形成する為の第１電ｉ （３１１
、・・・に依る空乏層が深くまで引き込まれてしまうと
云う現象は、ＭＯＳ）ランリスタに於けるショートチャ
ンネル効果として知られている如く、そのゲート電咥長
を短かくするとスレッショルド電圧が小さくなる現象と
類似しており、結局は電荷をポテンシャル井戸内に蓄積
するに充分なポテンシャル障壁を形成できず、この為に
電荷の転送効率の低下、及びノイズの発生等の不都合を
来たす事となる。
と、この電極（３１）下の空乏層の長さも短かくなるの
で、隣接する空乏層に依る悪影響が大きく現われる事と
なり、この第１電ｉ Ｇｅｌへの印加電圧に依っては斯
る空乏層の形成状態を制御する事が困難となろうこの様
にポテンシャル障壁を形成する為の第１電ｉ （３１１
、・・・に依る空乏層が深くまで引き込まれてしまうと
云う現象は、ＭＯＳ）ランリスタに於けるショートチャ
ンネル効果として知られている如く、そのゲート電咥長
を短かくするとスレッショルド電圧が小さくなる現象と
類似しており、結局は電荷をポテンシャル井戸内に蓄積
するに充分なポテンシャル障壁を形成できず、この為に
電荷の転送効率の低下、及びノイズの発生等の不都合を
来たす事となる。
（／Ｘ）発明の目的
本発明は上述の点に鑑みてなされたものであり、電荷の
転送効率の低下、ノイズの発生等の不都合を解消して高
集積化を可能としたＣＣＤを提供するものである。
転送効率の低下、ノイズの発生等の不都合を解消して高
集積化を可能としたＣＣＤを提供するものである。
（ニ）発明の構成
本発明のＣＯＤは半導体基板上に絶縁膜を介して配列さ
れた多数の電極対の一方の電極の電極長を他方の電極の
電極長より小ならしめ、該一方の電極下の半導体基板の
深部に該半導体基板と同導電型の不純物を高濃度に導入
した不純物領域を設けたものである。
れた多数の電極対の一方の電極の電極長を他方の電極の
電極長より小ならしめ、該一方の電極下の半導体基板の
深部に該半導体基板と同導電型の不純物を高濃度に導入
した不純物領域を設けたものである。
（ホ）実施例
第３図に本発明ＣＯＤの一実施例の構成を示す。
同図ニ於イテ、（１）、（２）、Ｃ１１ｌ、及ヒｃ＠ハ
夫ＩＪ Ｉ 図のＣＯＤと同様に半導体基板、絶縁膜、
第１電極、及び第２電極を示しており、本実施例ＣＯＤ
が従来品と異なる所は第１電１（３１１の電極長が第２
電極■の電極長より短かく設定され、素子全体の微細化
を図った上で、各第１電ＷＡ（３１１、・・・下のＰ型
の半導体基板（１１の深部に該半導体基板（１）と同導
型の不純物を高濃度に導入したＰ”ｆｆの埋込み不純物
領域（４）、・・・を設けた点にある。
夫ＩＪ Ｉ 図のＣＯＤと同様に半導体基板、絶縁膜、
第１電極、及び第２電極を示しており、本実施例ＣＯＤ
が従来品と異なる所は第１電１（３１１の電極長が第２
電極■の電極長より短かく設定され、素子全体の微細化
を図った上で、各第１電ＷＡ（３１１、・・・下のＰ型
の半導体基板（１１の深部に該半導体基板（１）と同導
型の不純物を高濃度に導入したＰ”ｆｆの埋込み不純物
領域（４）、・・・を設けた点にある。
具体的には、埋込み不純物領域（４）、・・・は、Ｐ型
シリコン（ボロン濃度ＩＸｔＯ／ｃｍ ）の半導体基板
（１）に対してボロンをイオン注入法で約７００ｋｅｙ
のエネルギーで注入する事に依ってＰ＋型（ボロン濃Ｗ
ＩＸ１０１６７゜３）の領域として形成される。そして
、該領域（４）、・・の半導体基板（１）に於ける深さ
方向の存在位置は、第３図に破線で示す如く、ＯＦＦ状
態の第２電￥ｉΦ下に形成される空乏層■の下限位置と
ＯＮ状態の第２電極（（資）下に形成される空乏層■の
下限位置との間の範囲であり、該領域（４）の上端面位
置をＯＮ状態の第１電ｔｆｆｉ ｔ３１’ｌ下に形成さ
れる空乏層Ｏの下限位置にほぼ一致せしめ、その下端面
位置を上記空乏層■の下限位置にほぼ一致せしめるのが
望ましい。この場合、第４時、夫々の空乏層の深さＸは
近似的に で導かれるので、表面から各埋込み不純物領域（４）の
上端面までが２．３μｍ、その下端面までが３．２μｍ
となる様に該領域（４）が形成される。
シリコン（ボロン濃度ＩＸｔＯ／ｃｍ ）の半導体基板
（１）に対してボロンをイオン注入法で約７００ｋｅｙ
のエネルギーで注入する事に依ってＰ＋型（ボロン濃Ｗ
ＩＸ１０１６７゜３）の領域として形成される。そして
、該領域（４）、・・の半導体基板（１）に於ける深さ
方向の存在位置は、第３図に破線で示す如く、ＯＦＦ状
態の第２電￥ｉΦ下に形成される空乏層■の下限位置と
ＯＮ状態の第２電極（（資）下に形成される空乏層■の
下限位置との間の範囲であり、該領域（４）の上端面位
置をＯＮ状態の第１電ｔｆｆｉ ｔ３１’ｌ下に形成さ
れる空乏層Ｏの下限位置にほぼ一致せしめ、その下端面
位置を上記空乏層■の下限位置にほぼ一致せしめるのが
望ましい。この場合、第４時、夫々の空乏層の深さＸは
近似的に で導かれるので、表面から各埋込み不純物領域（４）の
上端面までが２．３μｍ、その下端面までが３．２μｍ
となる様に該領域（４）が形成される。
次に動作を述べる。
奇数番目の電極対・・・（３υ（功、・・・をＯＦＦ状
態、偶数番目の電極対０１）、国をＯＮ状態として、半
導体基板（１）の表面部に第４図に示す如くポテンシャ
ル値Ｖ１＝ＩＶ、Ｖ２＝２Ｖ、Ｖ３＝４Ｖ、Ｖ４＝８Ｖ
からなる階段状のポテンシャルを形成した場合、奇数番
目の第１電ｔＭ ０１）０１３ 下のポテンシャル障壁
■１ をイ％る空乏層■の下限位置は埋込み不純物領域
（４）には達しないか、この空乏層■に隣接する偶数番
目の第２電極（３２）下の深い空乏層■の下限位置が埋
込み不純物領域（４）の側面に接しているので、該領域
（４）の働きに依ってこの深い空乏層■が第１電１ （
３１）下にまで侵入できず、斯る空乏層■が本来の深さ
以上に引き込まれる事はない。依って、この第１電極（
３１）に印加されるＯＦＦ状態のクロ・リフパルスφ１
にて正常な形成領域をもつ空乏層■を得る事ができ電荷
の分離を行なう為のポテンシャル障壁ｖ１が確実に設定
される事となる。
態、偶数番目の電極対０１）、国をＯＮ状態として、半
導体基板（１）の表面部に第４図に示す如くポテンシャ
ル値Ｖ１＝ＩＶ、Ｖ２＝２Ｖ、Ｖ３＝４Ｖ、Ｖ４＝８Ｖ
からなる階段状のポテンシャルを形成した場合、奇数番
目の第１電ｔＭ ０１）０１３ 下のポテンシャル障壁
■１ をイ％る空乏層■の下限位置は埋込み不純物領域
（４）には達しないか、この空乏層■に隣接する偶数番
目の第２電極（３２）下の深い空乏層■の下限位置が埋
込み不純物領域（４）の側面に接しているので、該領域
（４）の働きに依ってこの深い空乏層■が第１電１ （
３１）下にまで侵入できず、斯る空乏層■が本来の深さ
以上に引き込まれる事はない。依って、この第１電極（
３１）に印加されるＯＦＦ状態のクロ・リフパルスφ１
にて正常な形成領域をもつ空乏層■を得る事ができ電荷
の分離を行なう為のポテンシャル障壁ｖ１が確実に設定
される事となる。
また、偶数第目の第１電極ｃ１１）、・・・下の空乏層
◎の下限位置は埋込み不純物領域（４）に達しているの
で、この空乏層◎に隣接する深い空乏層■が該領域（４
）に侵入できず、斯る空乏層◎の下限位置は本来の深さ
に保たれる事となる。
◎の下限位置は埋込み不純物領域（４）に達しているの
で、この空乏層◎に隣接する深い空乏層■が該領域（４
）に侵入できず、斯る空乏層◎の下限位置は本来の深さ
に保たれる事となる。
上述の実施例に於いては、第１及び第２電＃ｌ１（３１
）、（（財）に段差を設けてポテンシャルの大きさ、並
びに空乏層の深さに格差を付けたＣＣＤを例示したが、
第５図に示す如く、第１及び第２電極（３１）、（財）
に段差を設けないで、同一面に配置しておき、電荷が実
際に転送される半導体基板（１）の表面部に於いて、第
１電＃ｌ１（３１）、・・・下に該基板（１）と同導電
型の高濃度不純物領域（５）、・・・を形成する事に依
ってポテンシャルの大きさ、並びに空乏層の深さに格差
を付ける構成のＣＣＤを本発明に採用する事もできる。
）、（（財）に段差を設けてポテンシャルの大きさ、並
びに空乏層の深さに格差を付けたＣＣＤを例示したが、
第５図に示す如く、第１及び第２電極（３１）、（財）
に段差を設けないで、同一面に配置しておき、電荷が実
際に転送される半導体基板（１）の表面部に於いて、第
１電＃ｌ１（３１）、・・・下に該基板（１）と同導電
型の高濃度不純物領域（５）、・・・を形成する事に依
ってポテンシャルの大きさ、並びに空乏層の深さに格差
を付ける構成のＣＣＤを本発明に採用する事もできる。
又、以上の説明に於いて、電極対として第１及び第２電
極（３１）、（支）が分離した構成のＣＯＤを例示した
が、本発明はこれに限定されるものではなく、これ等両
型ｔｉ （３１）、（３２１を一体に構成したＣＯＤに
ついても本発明の実施は可能である。
極（３１）、（支）が分離した構成のＣＯＤを例示した
が、本発明はこれに限定されるものではなく、これ等両
型ｔｉ （３１）、（３２１を一体に構成したＣＯＤに
ついても本発明の実施は可能である。
（へ）発明の効果
本発明のＣＣＤは以上の説明から明らかな如く、半導体
基板上に絶縁膜を介して配列された多数の電極対の一方
の電極の電極長を他方の電極の電極物領域を設けたもの
であるので、上記不純物領域に依って、上記一方の電極
にて得られる浅い空乏層に、この浅い空乏層領域に隣接
する深い空乏層が侵入するのを防止する事ができる。
基板上に絶縁膜を介して配列された多数の電極対の一方
の電極の電極長を他方の電極の電極物領域を設けたもの
であるので、上記不純物領域に依って、上記一方の電極
にて得られる浅い空乏層に、この浅い空乏層領域に隣接
する深い空乏層が侵入するのを防止する事ができる。
従って、電極長の短かい電極を用いて、ＣＣＤの集積化
を図りながらも、この電極に依って形成されるポテンシ
ャル障壁を電荷の分離に必要な正常な値に設定する事が
可能となり、電荷の転送効率の低下、ノイズの発生等の
不都合を解消する事ができる。
を図りながらも、この電極に依って形成されるポテンシ
ャル障壁を電荷の分離に必要な正常な値に設定する事が
可能となり、電荷の転送効率の低下、ノイズの発生等の
不都合を解消する事ができる。
第１図は従来のＣＣＤの断面図、第２図は従来ＣＯＤに
係るポテンシャル図、第３図は本発明ＣＯＤの一実施例
の断面図、第４図は本発明ＣＯＤに係るポテンシャル図
、第５図は本発明ＣＯＤの他の実施例の断面図である。 （１）・・・半導体基板、（２）・・・絶縁膜、（３１
）・・・９Ｊ１電極、国・・第２電極、（４）・・・埋
込み不純物領域。 第２図
係るポテンシャル図、第３図は本発明ＣＯＤの一実施例
の断面図、第４図は本発明ＣＯＤに係るポテンシャル図
、第５図は本発明ＣＯＤの他の実施例の断面図である。 （１）・・・半導体基板、（２）・・・絶縁膜、（３１
）・・・９Ｊ１電極、国・・第２電極、（４）・・・埋
込み不純物領域。 第２図
Claims (1)
- １）−導電型の半導体基板上に絶縁膜を介して二枚−組
の電極対を多数配列した電荷結合素子に於いて、上記各
電極対の一方の電極の電極長を他方の電極の電極長より
小ならしめ、該一方の電極下の半導体基板の深部に該半
導体基板と同導電型の不純物を高濃度に導入した不純物
領域を設け、該不純物領域は、上記一方の電極の印加電
圧に依って半導体基板に形成される空乏層に、上記他方
の電極の印加電圧に依って形成される空乏層が侵入する
のを防止する事を特徴とした電荷結合素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58219781A JPS60111460A (ja) | 1983-11-22 | 1983-11-22 | 電荷結合素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58219781A JPS60111460A (ja) | 1983-11-22 | 1983-11-22 | 電荷結合素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60111460A true JPS60111460A (ja) | 1985-06-17 |
Family
ID=16740900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58219781A Pending JPS60111460A (ja) | 1983-11-22 | 1983-11-22 | 電荷結合素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60111460A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5005062A (en) * | 1988-08-10 | 1991-04-02 | U.S. Philips Corporation | Image sensor device of the frame transfer type |
-
1983
- 1983-11-22 JP JP58219781A patent/JPS60111460A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5005062A (en) * | 1988-08-10 | 1991-04-02 | U.S. Philips Corporation | Image sensor device of the frame transfer type |
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