JPS6010449B2 - アナログ−デイジタル変換装置 - Google Patents
アナログ−デイジタル変換装置Info
- Publication number
- JPS6010449B2 JPS6010449B2 JP11893682A JP11893682A JPS6010449B2 JP S6010449 B2 JPS6010449 B2 JP S6010449B2 JP 11893682 A JP11893682 A JP 11893682A JP 11893682 A JP11893682 A JP 11893682A JP S6010449 B2 JPS6010449 B2 JP S6010449B2
- Authority
- JP
- Japan
- Prior art keywords
- analog
- fet
- channel
- field effect
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Electronic Switches (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
この発明はアナログーディジタル変換装贋に係り「詳し
くは制御用計算機および計測用データ収集システム等に
おいてアナログ入力信号をディジタル信号に変換してデ
ータ処理装置に導入させる入力装瞳の改良に関するもの
である。
くは制御用計算機および計測用データ収集システム等に
おいてアナログ入力信号をディジタル信号に変換してデ
ータ処理装置に導入させる入力装瞳の改良に関するもの
である。
一般にこの種のアナログーディジタル変換装置（以下Ａ
−○変換装置という。
−○変換装置という。
）はフルスケールがｌｏｗＶ〜１０Ｖ程度の多数のアナ
ログ入力信号を逐次選択走査しへ さらに前記アナログ
入力信号をディジタル信号に変換し、そしてそのディジ
タル信号を時分割によって逐次データ処理装置へ導入さ
せるものであり、変換桁数としては２進数８ビット〜１
６ビット、通常は１２ビット程度を使用し、総合的には
約０．１％程度の変換精度を要求されることが多いｏま
ず従釆のＡ−○変換装置を第１図に基づいて説明する。
ログ入力信号を逐次選択走査しへ さらに前記アナログ
入力信号をディジタル信号に変換し、そしてそのディジ
タル信号を時分割によって逐次データ処理装置へ導入さ
せるものであり、変換桁数としては２進数８ビット〜１
６ビット、通常は１２ビット程度を使用し、総合的には
約０．１％程度の変換精度を要求されることが多いｏま
ず従釆のＡ−○変換装置を第１図に基づいて説明する。
第１図においてＡ，〜Ａｎは外部からのアナログ入力信
号であり「 １はリレーあるいは半導体スイッチ等で構
成されも前記アナログ入力信号Ａ，〜Ａｎを時分割的に
ｔ，〜ｔｎの時間間隔で順次送出させるスキャナ回路、
２は直線性にすぐれ利得が安定し、直流ドリフトの少な
い演算増幅器、３は保持性能のすぐれたサンプル‘ホー
ルド増幅器（以下Ｓノ日増幅器という）、４は前記スキ
ャナ回路１によって時分割的に逐次送出されたアナログ
入力信号を上記増幅器２，３を介して入力し、それぞれ
をディジタル信号に変換するアナログーディジタル変換
器（以下Ａ−Ｄ変換器という。
号であり「 １はリレーあるいは半導体スイッチ等で構
成されも前記アナログ入力信号Ａ，〜Ａｎを時分割的に
ｔ，〜ｔｎの時間間隔で順次送出させるスキャナ回路、
２は直線性にすぐれ利得が安定し、直流ドリフトの少な
い演算増幅器、３は保持性能のすぐれたサンプル‘ホー
ルド増幅器（以下Ｓノ日増幅器という）、４は前記スキ
ャナ回路１によって時分割的に逐次送出されたアナログ
入力信号を上記増幅器２，３を介して入力し、それぞれ
をディジタル信号に変換するアナログーディジタル変換
器（以下Ａ−Ｄ変換器という。
）、、１０はアナログ−ディジタル変換装置である。し
かし〜制御用計算機等ではアナログ入力信号は工場ある
いは発電所などの電気的ノイズの多い環境の中を長距離
に亘る配線を経由して取込まれるため、各種の妨害ノイ
ズが含まれとくに電力線からの商用周波数同相雑音（コ
モン。
かし〜制御用計算機等ではアナログ入力信号は工場ある
いは発電所などの電気的ノイズの多い環境の中を長距離
に亘る配線を経由して取込まれるため、各種の妨害ノイ
ズが含まれとくに電力線からの商用周波数同相雑音（コ
モン。
モードＱノイズ）が大きい。このためスキヤナ回路１お
よび演算増幅器２は同相雑音抑圧比が大きくかつ大電圧
の同相雑音が入っても支障なく動作できることが必要で
あるが、できれば各チャンネルのアナログ入力線と電子
計算機あるいはアナログーデイジタル変換装置の内部回
路とは直流的に絶縁されていることがのぞましい。これ
は直流的につながっていると構成回路部品の故障等が発
生した場合１っのチャンネルの故障が全体の動作を謀ま
らせたり或いは事故につながる恐れがあるからである。
第２図は上記のスキャナ部分を絶縁トランスおよび電界
効果トランジスタ（ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓ
ｉｓｔｏｒ．以下ＦＥＴと略す）によって直流的に分離
した例であり、あるチャンネルが選択される時間だけト
ランジスタを導通させて演算増幅器２に送り込むもので
ある。ＦＥＴを導通させるのには具体的には第３図のよ
うにゲート電極とソース電極の間に別のパルストランス
Ｔ，．によって直流的に絶縁を保ちながらゲート導通パ
ルスを与えるのが普通である。
よび演算増幅器２は同相雑音抑圧比が大きくかつ大電圧
の同相雑音が入っても支障なく動作できることが必要で
あるが、できれば各チャンネルのアナログ入力線と電子
計算機あるいはアナログーデイジタル変換装置の内部回
路とは直流的に絶縁されていることがのぞましい。これ
は直流的につながっていると構成回路部品の故障等が発
生した場合１っのチャンネルの故障が全体の動作を謀ま
らせたり或いは事故につながる恐れがあるからである。
第２図は上記のスキャナ部分を絶縁トランスおよび電界
効果トランジスタ（ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓ
ｉｓｔｏｒ．以下ＦＥＴと略す）によって直流的に分離
した例であり、あるチャンネルが選択される時間だけト
ランジスタを導通させて演算増幅器２に送り込むもので
ある。ＦＥＴを導通させるのには具体的には第３図のよ
うにゲート電極とソース電極の間に別のパルストランス
Ｔ，．によって直流的に絶縁を保ちながらゲート導通パ
ルスを与えるのが普通である。
この場合ＦＥＴは非選択時に導通しないよう常時オフ特
性ェンハンスメント形ＭＯＳ形のものが適当である。バ
ィポ−ラ形トランジスタでも常時オフ特性は得られるが
導適時の内部電圧降下が非直線的であるので高精度を要
するアナログスキャナ用としては適当ではない。第３図
の場合ＦＥＴ×が鼠チャンネル形の場合入力信号Ａの極
性が端子ｉが正の高電位〜 ｈが低電位ならば支障ない
が〜逆に端子ｉが低電位「 ｉｉが高電位となるとェン
ハンスメント形ＭＯＳであってもゲート電圧ＯＶにおい
てソース８ドレィン間逆電圧が２〜３Ｖ以上になると導
適状態になるので比較的大きい電圧入力では正負両極性
入力には使用できない。
性ェンハンスメント形ＭＯＳ形のものが適当である。バ
ィポ−ラ形トランジスタでも常時オフ特性は得られるが
導適時の内部電圧降下が非直線的であるので高精度を要
するアナログスキャナ用としては適当ではない。第３図
の場合ＦＥＴ×が鼠チャンネル形の場合入力信号Ａの極
性が端子ｉが正の高電位〜 ｈが低電位ならば支障ない
が〜逆に端子ｉが低電位「 ｉｉが高電位となるとェン
ハンスメント形ＭＯＳであってもゲート電圧ＯＶにおい
てソース８ドレィン間逆電圧が２〜３Ｖ以上になると導
適状態になるので比較的大きい電圧入力では正負両極性
入力には使用できない。
なお〜第３図ａは絶縁トランスＴ，入力の片側にＦＥＴ
スイッチを挿入したもの、Ｄ‘ま絶縁トランスＴ２巻線
の中点に挿入したものである。アナログ入力が正負両極
性信号である場合には第４図のごとく対称形すなわち逆
犠牲に直列接続された２個のＦＥＴを各アナログ入力チ
ャンネルに使用すればよいことが考えられる。
スイッチを挿入したもの、Ｄ‘ま絶縁トランスＴ２巻線
の中点に挿入したものである。アナログ入力が正負両極
性信号である場合には第４図のごとく対称形すなわち逆
犠牲に直列接続された２個のＦＥＴを各アナログ入力チ
ャンネルに使用すればよいことが考えられる。
第４図ａはＦＥＴのソース電極に入力信号を加えるもの
で、ｉ端子が高電位の場合〜Ｘ，のＦＥＴが導通しても
Ｘ２がオフ状態であり、ｉｉ端子側が高電位の場合には
Ｘ２が導通してもＸ，がオフ状態を継続する。第４図ｂ
はＦＥＴのドレィン側に入力信号を加えるもので、ｉ端
子が高電位の場合Ｘ，がオフ状態、Ｕ端子が高電位なら
ばＸ２がオフ状態を確保する。第４図ｃは絶縁トランス
Ｔ２の巻線中性点にＦＥＴスイッチを挿入したもので直
列２素子によりオフ状態を確保する点ｂの場合と同様で
ある。しかしながら前述したようにこの種装層の実用状
況では各種ノイズ特に商用周波数の大きい同相雑音が重
畳されることが多い。
で、ｉ端子が高電位の場合〜Ｘ，のＦＥＴが導通しても
Ｘ２がオフ状態であり、ｉｉ端子側が高電位の場合には
Ｘ２が導通してもＸ，がオフ状態を継続する。第４図ｂ
はＦＥＴのドレィン側に入力信号を加えるもので、ｉ端
子が高電位の場合Ｘ，がオフ状態、Ｕ端子が高電位なら
ばＸ２がオフ状態を確保する。第４図ｃは絶縁トランス
Ｔ２の巻線中性点にＦＥＴスイッチを挿入したもので直
列２素子によりオフ状態を確保する点ｂの場合と同様で
ある。しかしながら前述したようにこの種装層の実用状
況では各種ノイズ特に商用周波数の大きい同相雑音が重
畳されることが多い。
今例えば第４図ａにおいて入力端子ｉ？ 川こ同相で正
方向に高電圧が加わるとＦＥＴＸ，，Ｘ２のソース電極
はドレィン電極に比して正電圧が加わり、導通状態とな
って絶縁トランスＴ，の１次巻線の電位を持ち上げる。
次に入力端子ｉ，ｉｉに同相で負電圧が加わるとＸ，，
Ｘ２のソースはドレィンに比し負電位となるのでゲート
電極に正電位が加わらない限りＦＥＴＸ．，Ｘ２はオフ
状態を継続するが「絶縁トランスＴ，の１次巻線に蓄え
られた正電荷との間にＦＥＴのソース「ドレィン間で高
電圧が加わり、入力の同相雑音の大きさによってはＦＥ
ＴＸ，？ Ｘ２の最大ソース〜ドレィン間耐圧を超過し
しＦＥＴを破壊するに至る。第母図ｂの場合はｉ，川こ
加わる同相懲音が負の場合「Ｘ，？Ｘ２は導通し、同相
雑音が正の場合もＸ．鱗Ｘ２はオフ状態であるが向相雑
音の大きさによってはＦＥＴＸ，，Ｘ２が破壊するに至
る。第縄図ｃでもｂの場合と全く同様であるがＦＥＴ導
適時の電荷は絶縁トランスＴ２の巻線ではなく〜パルス
トランスＴ８を含む回路に蓄磯される。なお以上にＦＥ
ＴがＮチャンネル素子の場合について説明したがＰチャ
ンネル素子では正負の関係が逆になるだけで同様の不都
合が発生する。この発明は正負両方向アナログ電圧が入
力され〜 しかも高電圧の同相雑音が加わるような厳し
い状況においても前述の不都合を生ぜず〜正常且つ高信
頼性のアナログーディジタル変換装置を得るべく各種の
具体的対策を提供するものでＬ以下図面について詳細に
説明する。
方向に高電圧が加わるとＦＥＴＸ，，Ｘ２のソース電極
はドレィン電極に比して正電圧が加わり、導通状態とな
って絶縁トランスＴ，の１次巻線の電位を持ち上げる。
次に入力端子ｉ，ｉｉに同相で負電圧が加わるとＸ，，
Ｘ２のソースはドレィンに比し負電位となるのでゲート
電極に正電位が加わらない限りＦＥＴＸ．，Ｘ２はオフ
状態を継続するが「絶縁トランスＴ，の１次巻線に蓄え
られた正電荷との間にＦＥＴのソース「ドレィン間で高
電圧が加わり、入力の同相雑音の大きさによってはＦＥ
ＴＸ，？ Ｘ２の最大ソース〜ドレィン間耐圧を超過し
しＦＥＴを破壊するに至る。第母図ｂの場合はｉ，川こ
加わる同相懲音が負の場合「Ｘ，？Ｘ２は導通し、同相
雑音が正の場合もＸ．鱗Ｘ２はオフ状態であるが向相雑
音の大きさによってはＦＥＴＸ，，Ｘ２が破壊するに至
る。第縄図ｃでもｂの場合と全く同様であるがＦＥＴ導
適時の電荷は絶縁トランスＴ２の巻線ではなく〜パルス
トランスＴ８を含む回路に蓄磯される。なお以上にＦＥ
ＴがＮチャンネル素子の場合について説明したがＰチャ
ンネル素子では正負の関係が逆になるだけで同様の不都
合が発生する。この発明は正負両方向アナログ電圧が入
力され〜 しかも高電圧の同相雑音が加わるような厳し
い状況においても前述の不都合を生ぜず〜正常且つ高信
頼性のアナログーディジタル変換装置を得るべく各種の
具体的対策を提供するものでＬ以下図面について詳細に
説明する。
第５図〜第８図はこの発明の一実施例を示す回路図であ
る。
る。
この第５図〜第８図に示す回路のものは、入力信号の正
負にかかわらずＦＥＴのゲ−ト電位を常に非導通に保つ
ことにより各チャンネルごとに１個のＦＥＴ素子ですま
せることができ、且つ大きな同相雑音が到来してもＦＥ
Ｔを破損することのないことを特長とする。第９図に示
すごときＮチャンネルェンハンスメント形ＭＯＳ−ＦＥ
Ｔの場合、ゲートＧの電位がソースＳ、ドレィンＤまた
はボディ８のいずれの電位よりも２〜３Ｖ以上高電位に
ならなければＳ−Ｄ間にチャンネルは形成されず、した
がってＳ‐Ｄ間に電流が流れることもない。このことか
らいま第５図に於ては入力アナログ電圧の極性が反転し
てもゲート駆動パルスがパルストランスＴ，．を経て加
えられない限りＦＥＴＸのゲートには大きな正電位が加
わらないよう速常のダイオード（定電圧ダイオードでは
ない）をパルストランスＴ，．に接続されている側が正
電位になれば導適する極性に挿入し、２線式アナログ入
力Ａ，ｉ，日のより低電位の側の電位にパルストランス
Ｔ，．２次側の１機を薮続し、他端はＦＥＴ×のゲート
に接続することによって上記の目的を達している。但し
ここでパルストランスＴ，．の２次側がダイオードの極
性上負電位にチャージされると不都合であるのでダイオ
ードＤ，，Ｄ２に並列に高抵抗Ｒ，，Ｒ２を挿入してこ
れを防止する。さらにＦＥＴゲート駆動パルスはゲート
Ｇに印加され、帰路は入力信号線ｉ，五の同相信号とし
てＦＥＴのソース、ドレィンに達するためにコンデンサ
Ｃ，，Ｃ２も実用上必要となる。この構成によれば前述
の通りアナログ入力ｉ，ｈの犠牲が逆転してもＦＥＴの
ゲートにはダイオードＤ，，Ｄ２の正万向電圧降下０．
７Ｖ程度より大きな正電圧は印加されない。またアナロ
グ入力に大きな同相雑音が重畳されてもＦＥＴのソース
およびドレィンはトランスＴ，の巻線を経由してその電
位が印加されるが、ＦＥＴのゲート側も前述の抵抗、コ
ンデンサおよびダイオード回路を経由してその同相電位
が印加されるので、ＦＥＴのソース、ドレィンあるいは
ゲート各相互間に過大な電圧が印加されることもなく簡
単且つ効果的に目的を達することができる。なお、入力
２線間には許容範囲内の入力差電圧が回路入力電圧とし
て存在することは勿論であり、ＦＥＴ、ダイオードの耐
電圧はこの許容入力電圧以上に選ばれる。第６図〜第８
図には同じ思想に基づく他の実施例を示してある。第６
図ではＮチャンネルェンハンスメント形ＭＯＳ−ＦＥＴ
が第９図に示すようにボディ部分の引出電極Ｂをそなえ
ているものが多く通常これはソースＳ電極に結んで使用
するが、その場合第５図と全く同様である。なお第９図
において６は絶縁層、７はチャンネルを示す。第７図で
はこのボディＢ電極はソース等と結ばず、パルストラン
スＴ，．の帰路側に接続することにより、ＭＯＢ−ＦＥ
Ｔの構造も含めて絶縁トランスＴ，に対する回路の対称
性をより良くすることができる。第８図は第５図あるい
は第６図を簡略化したもので、入力ｉが川こ比べて高電
位の場合はダイオードＤ，は遮断状態となりしたがって
パルストランスＴ，．の２次側の帰路は抵抗Ｒ，を経て
入力ｉｉ則ちより低電位が与えられる。入力ｉｉがｉよ
り高電位の場合はダイオードＤ，が導通し、したがって
パルストランスＴ，．の帰路は入力端子ｉに近い電位に
保たれてＦＥＴＸに導通をもたらすゲート電圧は印加さ
れない。なお、以上はスイッチとしてＮチャンネル、ェ
ンハンスメント形ＭＯＳ−ＦＥＴを使用した場合につい
て述べたが「Ｐチャンネル、ヱンハンスメント形の場合
も各部の電圧極性を反転して考えれば全く同様である。
負にかかわらずＦＥＴのゲ−ト電位を常に非導通に保つ
ことにより各チャンネルごとに１個のＦＥＴ素子ですま
せることができ、且つ大きな同相雑音が到来してもＦＥ
Ｔを破損することのないことを特長とする。第９図に示
すごときＮチャンネルェンハンスメント形ＭＯＳ−ＦＥ
Ｔの場合、ゲートＧの電位がソースＳ、ドレィンＤまた
はボディ８のいずれの電位よりも２〜３Ｖ以上高電位に
ならなければＳ−Ｄ間にチャンネルは形成されず、した
がってＳ‐Ｄ間に電流が流れることもない。このことか
らいま第５図に於ては入力アナログ電圧の極性が反転し
てもゲート駆動パルスがパルストランスＴ，．を経て加
えられない限りＦＥＴＸのゲートには大きな正電位が加
わらないよう速常のダイオード（定電圧ダイオードでは
ない）をパルストランスＴ，．に接続されている側が正
電位になれば導適する極性に挿入し、２線式アナログ入
力Ａ，ｉ，日のより低電位の側の電位にパルストランス
Ｔ，．２次側の１機を薮続し、他端はＦＥＴ×のゲート
に接続することによって上記の目的を達している。但し
ここでパルストランスＴ，．の２次側がダイオードの極
性上負電位にチャージされると不都合であるのでダイオ
ードＤ，，Ｄ２に並列に高抵抗Ｒ，，Ｒ２を挿入してこ
れを防止する。さらにＦＥＴゲート駆動パルスはゲート
Ｇに印加され、帰路は入力信号線ｉ，五の同相信号とし
てＦＥＴのソース、ドレィンに達するためにコンデンサ
Ｃ，，Ｃ２も実用上必要となる。この構成によれば前述
の通りアナログ入力ｉ，ｈの犠牲が逆転してもＦＥＴの
ゲートにはダイオードＤ，，Ｄ２の正万向電圧降下０．
７Ｖ程度より大きな正電圧は印加されない。またアナロ
グ入力に大きな同相雑音が重畳されてもＦＥＴのソース
およびドレィンはトランスＴ，の巻線を経由してその電
位が印加されるが、ＦＥＴのゲート側も前述の抵抗、コ
ンデンサおよびダイオード回路を経由してその同相電位
が印加されるので、ＦＥＴのソース、ドレィンあるいは
ゲート各相互間に過大な電圧が印加されることもなく簡
単且つ効果的に目的を達することができる。なお、入力
２線間には許容範囲内の入力差電圧が回路入力電圧とし
て存在することは勿論であり、ＦＥＴ、ダイオードの耐
電圧はこの許容入力電圧以上に選ばれる。第６図〜第８
図には同じ思想に基づく他の実施例を示してある。第６
図ではＮチャンネルェンハンスメント形ＭＯＳ−ＦＥＴ
が第９図に示すようにボディ部分の引出電極Ｂをそなえ
ているものが多く通常これはソースＳ電極に結んで使用
するが、その場合第５図と全く同様である。なお第９図
において６は絶縁層、７はチャンネルを示す。第７図で
はこのボディＢ電極はソース等と結ばず、パルストラン
スＴ，．の帰路側に接続することにより、ＭＯＢ−ＦＥ
Ｔの構造も含めて絶縁トランスＴ，に対する回路の対称
性をより良くすることができる。第８図は第５図あるい
は第６図を簡略化したもので、入力ｉが川こ比べて高電
位の場合はダイオードＤ，は遮断状態となりしたがって
パルストランスＴ，．の２次側の帰路は抵抗Ｒ，を経て
入力ｉｉ則ちより低電位が与えられる。入力ｉｉがｉよ
り高電位の場合はダイオードＤ，が導通し、したがって
パルストランスＴ，．の帰路は入力端子ｉに近い電位に
保たれてＦＥＴＸに導通をもたらすゲート電圧は印加さ
れない。なお、以上はスイッチとしてＮチャンネル、ェ
ンハンスメント形ＭＯＳ−ＦＥＴを使用した場合につい
て述べたが「Ｐチャンネル、ヱンハンスメント形の場合
も各部の電圧極性を反転して考えれば全く同様である。
さらにゲート電圧０でソース、ドレィン間導通性を有す
るデプレッション形ＭＯＳ一ＦＥＴ、或いはジャンクシ
ョン形ＦＥＴにバイアス電圧を併用しても本発明の効用
は変ることはない。また第５図〜第８図の場合に於て通
常のダィオ−ドの代りに定電圧ダイオードを用いること
も可能でその場合抵抗を省略できることもある。以上の
ように、この発明に係るアナログーデイジタル変換装置
ではェンハンスメント形ＭＯＳ−ＦＥＴに定電圧ダイオ
ード或いは通常のダイオードを上記説明の如く組み合せ
て、各チャンネル２線式アナログ入力信号の極性が正負
両極性であり、しかも大きな同相雑音が重畳する場合に
も有効且つ高精度の絶縁形スキャナを提供できる効果を
有する。
るデプレッション形ＭＯＳ一ＦＥＴ、或いはジャンクシ
ョン形ＦＥＴにバイアス電圧を併用しても本発明の効用
は変ることはない。また第５図〜第８図の場合に於て通
常のダィオ−ドの代りに定電圧ダイオードを用いること
も可能でその場合抵抗を省略できることもある。以上の
ように、この発明に係るアナログーデイジタル変換装置
ではェンハンスメント形ＭＯＳ−ＦＥＴに定電圧ダイオ
ード或いは通常のダイオードを上記説明の如く組み合せ
て、各チャンネル２線式アナログ入力信号の極性が正負
両極性であり、しかも大きな同相雑音が重畳する場合に
も有効且つ高精度の絶縁形スキャナを提供できる効果を
有する。
第１図は従来のアナログーディジタル変換装置のブロッ
ク図「第２図はスキャナ回路を絶縁トランスおよびＦＥ
Ｔで構成した公知の回路例を示すブロック図、第３図ａ
，ｂはＦＥ町こよるスイッチの具体例を示す回路図、籍
＆図ａ，ｂ骨ｃはアナログ入力信号が２線式正負両方向
信号の場合のスイッチとして公知または容易に類推でき
る回路図、第５図〜第８図はこの発明の一実施例を示す
回路構成図「第９図はこの発明を説明するためのＮチャ
ンネルヱンハンスメント形ＭＯＳ−ＦＥＴの構造を示す
図である。 図中同一符号は同一あるいは相当部分を示しておりもＡ
，〜Ａｎはアナログ入力信号、軍はスキャナ回路、２は
演算増幅器「 ３はサンプル・ホールド増幅器も ４は
アナログーディジタル変換器、５はアナログーディジタ
ル変換装贋、Ｘは電界効果トランジスタ「Ｌ〜Ｔｎは絶
縁トランス、Ｔ，．〜ｔ３はＦＥＴ駆動用パルストラン
ス、Ｚはツヱナーダイオード、０は通常のダィオード「
Ｒは抵抗「Ｇはコンデンサである。 第亀図 第９図 第２図 第３図 第４図 第５図 第６図 第７図 第８図
ク図「第２図はスキャナ回路を絶縁トランスおよびＦＥ
Ｔで構成した公知の回路例を示すブロック図、第３図ａ
，ｂはＦＥ町こよるスイッチの具体例を示す回路図、籍
＆図ａ，ｂ骨ｃはアナログ入力信号が２線式正負両方向
信号の場合のスイッチとして公知または容易に類推でき
る回路図、第５図〜第８図はこの発明の一実施例を示す
回路構成図「第９図はこの発明を説明するためのＮチャ
ンネルヱンハンスメント形ＭＯＳ−ＦＥＴの構造を示す
図である。 図中同一符号は同一あるいは相当部分を示しておりもＡ
，〜Ａｎはアナログ入力信号、軍はスキャナ回路、２は
演算増幅器「 ３はサンプル・ホールド増幅器も ４は
アナログーディジタル変換器、５はアナログーディジタ
ル変換装贋、Ｘは電界効果トランジスタ「Ｌ〜Ｔｎは絶
縁トランス、Ｔ，．〜ｔ３はＦＥＴ駆動用パルストラン
ス、Ｚはツヱナーダイオード、０は通常のダィオード「
Ｒは抵抗「Ｇはコンデンサである。 第亀図 第９図 第２図 第３図 第４図 第５図 第６図 第７図 第８図
Claims (1)
- １ 複数チヤンネルの２線式正負両極性アナログ入力信
号を各チヤンネルごとに設けられた絶縁トランスと電子
スイツチにより逐次時分割的に取込むスキヤナ回路と、
逐次取込まれたアナログ信号をデイジタル信号に変換す
るアナログ−デイジタル変換器をそなえたアナログ−デ
イジタル変換装置において、上記電子スイツチは各チヤ
ンネル毎に１素子づつ設けられた常時オフ特性エンハン
スメント形電界効果トランジスタとし、そのゲート電極
は導通用パルス電圧印加用パルストランスの２次巻線の
一端に接続され、その巻線の他端は２線式の入力回路の
一方の線との間にコンデンサおよびダイオードを並列に
したものを接続し、他方の線との間にはコンデンサおよ
び抵抗を並列接続したものを接続し、上記ダイオードは
電界効果トランジスタがＮチヤンネル型の場合巻線他端
側が正電位のとき導通する極性に接続することにより入
力信号の正負または大小に起因して上記電界効果トラン
ジスタを導通せしめないことを特徴とするアナログ−デ
イジタル変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11893682A JPS6010449B2 (ja) | 1982-07-08 | 1982-07-08 | アナログ−デイジタル変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11893682A JPS6010449B2 (ja) | 1982-07-08 | 1982-07-08 | アナログ−デイジタル変換装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50108331A Division JPS5818679B2 (ja) | 1975-09-05 | 1975-09-05 | アナログ−デイジタルヘンカンソウチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5824232A JPS5824232A (ja) | 1983-02-14 |
| JPS6010449B2 true JPS6010449B2 (ja) | 1985-03-18 |
Family
ID=14748888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11893682A Expired JPS6010449B2 (ja) | 1982-07-08 | 1982-07-08 | アナログ−デイジタル変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010449B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03172120A (ja) * | 1989-12-01 | 1991-07-25 | Shuichi Nishizawa | 植物の包装方法、それに使用する保水材及びその製造方法 |
| JPH0429725Y2 (ja) * | 1986-05-13 | 1992-07-17 | ||
| WO2007138791A1 (ja) | 2006-05-26 | 2007-12-06 | Mitsubishi Electric Corporation | アナログ絶縁マルチプレクサ |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7898315B2 (en) | 2007-04-19 | 2011-03-01 | Mitsubishi Electric Corporation | Analog multiplexer with insulation power supply |
| WO2008146450A1 (ja) * | 2007-05-29 | 2008-12-04 | Mitsubishi Electric Corporation | アナログ入力装置 |
| JP5952234B2 (ja) * | 2013-08-08 | 2016-07-13 | 本田技研工業株式会社 | 光軸角度検査装置 |
-
1982
- 1982-07-08 JP JP11893682A patent/JPS6010449B2/ja not_active Expired
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0429725Y2 (ja) * | 1986-05-13 | 1992-07-17 | ||
| JPH03172120A (ja) * | 1989-12-01 | 1991-07-25 | Shuichi Nishizawa | 植物の包装方法、それに使用する保水材及びその製造方法 |
| WO2007138791A1 (ja) | 2006-05-26 | 2007-12-06 | Mitsubishi Electric Corporation | アナログ絶縁マルチプレクサ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5824232A (ja) | 1983-02-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4317055A (en) | High-voltage circuit for insulated gate field-effect transistor | |
| US4190805A (en) | Commutating autozero amplifier | |
| JPH0728212B2 (ja) | パワ−ｍｏｓｆｅｔの制御回路 | |
| JPS6159911A (ja) | 切換スイツチ回路 | |
| US5332916A (en) | Transmission gate | |
| US4453090A (en) | MOS Field-effect capacitor | |
| JP2000022456A (ja) | 半導体集積回路 | |
| JPS5915216B2 (ja) | 電圧レベルシフタ | |
| US4728825A (en) | Bidirectional MOS linear switch | |
| JP2020528233A (ja) | アナログ電気入力信号を切り替えるためのスイッチ装置 | |
| EP0205201B1 (en) | Sample-and-hold circuit arrangement | |
| JPS6010449B2 (ja) | アナログ−デイジタル変換装置 | |
| KR970009242B1 (ko) | 스위치형 캐패시터 회로망 | |
| US4550359A (en) | Voltage transient protection circuit for MOSFET power transistors | |
| EP0139833B1 (en) | Cmos transmission circuit | |
| GB2394610A (en) | A low-distortion RF FET switch | |
| US10333394B2 (en) | Switched-capacitor buffer and related methods | |
| JPS6010450B2 (ja) | アナログ−デイジタル変換装置 | |
| US10700674B1 (en) | Differential comparator circuit | |
| JPS5818679B2 (ja) | アナログ−デイジタルヘンカンソウチ | |
| JP2007258766A (ja) | 半導体スイッチ回路 | |
| US5737165A (en) | Apparatus for databus fault isolation | |
| JPH0666670B2 (ja) | 相補型ｍｏｓアナログスイッチ | |
| JP2504455B2 (ja) | 極性反転検出回路 | |
| SU1676087A1 (ru) | Транзисторный ключ |