JPS6010129Y2 - クロックゲ−ト回路 - Google Patents

Description

【考案の詳細な説明】 この考案は例えばＡ−Ｄ変換器、Ｄ−Ａ変換器或は周波
数カウンタ等に利用されるクロックゲート回路に関する
。

一般にアナログ信号が成る設定値を越えたときクロック
をゲートし、このクロックを計数する等してＡ−Ｄ変換
或はＤ−Ａ変換器にはアナログ信号の周波数測定等を行
うようにしている。

パルス幅で表示されるアナログ量をディジタル量に変換
するＡ−Ｄ変換器やアナログ波形の周期を測定してこの
間の計時をディジタル量であるクロックパルスを計数し
て周期の測定を行う周期計に対して、この考案のクロッ
クゲート回路を適用することができる。

周期計を例に説明すると、第８図■にその動作を示すよ
うに入力アナログ信号ｅ１の基準レベルＥｏを越える期
間に対応する周期Ｔ。

を、第１図と同様に比較器１、クロック発生器５及びア
ンド回路４を用い入力アナログ信号ｅ１の基準レベルＥ
。

を超える期間におけるクロックＰ、を計数することによ
り測定することができる。

又Ｄ−Ａ変換器に対してこの考案のクロックゲート回路
を適用する例としては、第９図に示すような回路構成の
ものがある。

第９図において点線で囲んだ回路Ｐ部分にこの考案のク
ロックゲート回路を適用すると、後述のようにミスカウ
ントを防止することができる。

アナログ比較器１ではランプ信号Ａ１がＣ点を越える時
点が検出され、ゲート回路Ｇが開いてクロック発生器５
よりクロックがカウンタ２２で計数される。

一方データバス２３からレジスタ２４にディジタル入力
信号Ｄ１が取り込まれている。

コルレジスタ２４に取り込まれたディジタル入力値とカ
ウンタ２２の出力とがディジタル比較器２５で比較され
、この値が一致した時にディジタル比較器２５に接続さ
れたアナログスイッチ２６が導通ずるように構成されて
いる。

このアナログスイッチ２６の入力端子にはランプ信号Ａ
１が与えられているので、アナログスイッチ２６の出力
端子に接続された保持回路２７にはレジスタ２４のディ
ジタル入力値に対応したアナログ信号Ａ。

が保持され、これが出力される。

いずれの場合も入力アナログ信号ｅ１或はランプ信号Ａ
１に対して雑音ｅＮが重畳すると、これらの信号が基準
レベルＥ。

或は零より大となる以前からクロックＰ。

が計数されてミスカウントになる。

これらのアナログ信号が基準レベルと交叉して小さくな
る時にも、このミスカウントが生じる。

このような場合にこの考案のクロックゲート回路を適用
すると、雑音により生じるミスカウントの除去に効果が
あることは以下の説明で容易に理解される。

最初にこの考案を適用しない場合について説明する。

第８図Ｉに示す入力アナログ信号ｅ１或は第９図のラン
プ信号Ａ１の波形の立上り部分を拡大して示すと第２図
Ａのｅａに示すようになる。

前述のようにアナログ信号にこのアナログ信号の周波数
より高い周波数の例えば誘導雑音等が重畳するとこの雑
音によってクロックゲート回路が誤動作する欠点がある
。

例えば第１図に示すように比較器１の一方の入力端子３
に基準信号Ｅ。

を与え、他方の入力端子２にアナログ信号ｅ８を供給し
、アナログ信号ｅ、が基準レベＥ。

より大となったとき比較器１よりｒｌＪ論理を出力させ
、このｒＩＪ論理出力によってアンドゲート回路４を開
にし、クロック信号源５からのクロックを出力端子６に
得るようにした場合、アナログ信号ｅ１に第２図Ａに示
すようにアナログ信号ｅ８の周波数より高い周波数の雑
音ｅＮが重畳したとすると、第２図Ｂに示すようにアナ
ログ信号ｅ１が基準信号レベルＥ。

より大となる前の時点より雑音ｅＮがレベルＥ。

を越えるため比較器１の出力にｒＩＪ論理が出力される
。

よって同図Ｃに示すようなりロックＰ。

と比較器１の出力の論理積は同図りに示すようにアナロ
グ信号ｅａが基準レベルＥ０を越える時点もより前の時
点から出されミスカウントが発生する。

このミスカウントはアナログ信号ｅａが基準レベルＥ。

と交叉して小さくなるときも発生する欠点がある。

このため第３図に示すように比較器１の入力側に例えば
抵抗器７とコンデンサ８とから成るろ波器を設はアナロ
グ信号ｅ１に重畳する雑音ｅＮを除去することが考えれ
る。

然し乍らこのようにコンデンサ８を含むろ波器は時定数
を持つためアナログ信号ｅａが過渡的に変化した場合比
較器１の応答が遅れる欠点がある。

即ち例えば第４図Ａに示すようにアナログ信号ｅ１とし
て鋸歯状波が与えられたとすると、鋸歯状波の立下りに
おいて本来のゲート時間Ｔ１に対し比較器１の応答はコ
ンデンサ８の放電時間りだけ遅れ、実際のゲート時間は
Ｔ１＋Ｔ２となってしまう。

また第５図に示すようにアナログ信号ｅ８として矩形波
が与えられたとすると、コンデンサ８の両端の電圧は同
図に破線で示すようになり、立上り時の時間遅れＴ３と
、立下り時の時間遅れＴ２とが大きく異なるため本来の
アト時ｗ１に対し実際のゲート時間はＴ１＋Ｔ２−Ｔ３
となってしまう。

このようにアナログ信号ｅ１に重畳する雑音をろ波器に
て除去しようとした場合には比較器１の応答の遅れによ
る影響が大きく入力アナログ信号の波形によっては実用
に供し得ない欠点がある。

この考案の目的は入力アナログ信号の波形に関係なく正
常に動作し、また雑音によるミスカウントが生じないク
ロックゲート回路を提供するにある。

この考案ではアナログ信号に重畳する雑音のレベルに対
応した電圧を基準信号に加える手段と、アンド回路の出
力とクロックとによってセットリセットされるセットリ
セット型フリップフロップとを設け、このセットリセッ
ト型フリップフロップより正常にゲートされたクロック
出力を得るようにしようとするものである。

以下この考案の一実施例を図面について詳細に説明する
。

第６図はこの考案の一実施例を示し、第１図及び第３図
と対応する部分には同一符号を附して説明するも、この
考案においては比較器１の入力端子３に供給される基準
信号にアナログ信号ｅ、に重畳する雑音のレベルに対応
した電圧を加える加算手段９を設ける。

この加算手段９は例えば入力端子３ど比較器１との間に
介挿した加算回路９ａと電圧を変化させることができる
電圧発生器９ｂとにより構成され、電圧発生器９ｂから
アナログ信号に重畳する雑音のレベルに対応したフセッ
ト電圧を基準信号に加えるように構成する。

このオフセット電圧Ｅ。

は第７図に示すようにアナログ信号ｅ、に重畳する雑音
電圧ｅＮのピーク値よりわずかに大きく選定すればよい
。

雑音ｅＮは誘導により混入する場合が多く回路素子の配
置が決まれば雑音のレベルもある程度決まり使用中に変
動するようなことはない。

従って成る一定のオフセツト電圧Ｅ。

を基準信号に加えることによって比較器１はアナログ信
号ｅ８が本来の基準レベルＥ。

を越えた時点ちより以後に第７図Ｂに示すような比較出
力Ｐ、を発生する。

この比較出力ＰｂとクロックＰ。

（第７図Ｃ）とをアンド回路４にて論理積をとり、その
論理積出力をセットリセット型フリップフロップ１０の
セット端子Ｓに供給し、フリップフロップ１０のリセッ
ト端子Ｒにクロック発生器５のクロック出力をインバー
タ１１を通じて供給する。

このように構成すればフリップフロップ１０はアンド回
路４の立上りにてセットされ、クロックＰｏの立下りに
てリセットされフリップフロップ１０の出力には第７図
りに示すようなゲート出力Ｐｄが得られる。

このゲート出力Ｐｄはアナログ信号ｅ、が本来の基準レ
ベルＥ。

を越えた時点ｔ。附近において多少パルス幅が欠けるも
のの基準レベルＥｏを越えた時点もから以後に到来する
クロックＰ。

だけを正確に含みミスカウントの発生はない。また特に
説明しないがアナログ信号ｅ、の立下りにおいても同様
の動作によってミスカウントの発生を防止することがで
きる。

この考案のクロックゲート回路を適用しない場合には、
第２図Ａに示すようにアナログ信号ｅ。

に雑音ｅＮが重畳すると、本来ならば時刻ｔ。

で比較器１の出力の論理値が初めて“１“となるべきな
のに、時刻粘以前に雑音パルスＰＮ１ｇ ＰＮ２に基づ
いて発生する２個のパルスＰｂ１１ Ｐｂ２により比較
器１の出力の論理値が１′となる。

このためにゲート回路４の出力信号には２個のミスカウ
ントパルスＰｄ１． Ｐｄ□が生じることになる。

しかしこの考案によると第７図Ａに示すように時刻もよ
り僅かに遅れはするが、所定の時刻以後にミスカウント
のない計数が可能であって雑音ｅＮの重畳によって雑音
パルスＰＮ１ｇ ＰＮ２が存在してもミスカウントによ
り時刻ち以前に比較器１の出力信号の論理値が１゛とな
ることがない。

又第６図に示すようにアンド回路４の出力端子がフリッ
プフロップ１０のセット端子にクロック発生器５の出力
信号が反転されてフリップフロップのリセット端子に接
続されているので、クロックパルスの立下りで正確にリ
セットされてミスカウントを生じることがない。

上述したようにこの方案によれば基準信号に雑音のレベ
ルに対応したオフセット電圧を加えることと、比較器１
の出力とクロックとの論理積信号によってフリップフロ
ップ１０をセットしクロックの立下りにてリセットする
ようにしたことにより、ミスカウントのないまたゲート
時間に誤差が生じないクロックゲート回路を得ることが
でき正確なＡ−Ｄ変換又はＤ−Ａ変換或は周波数測定を
行うことができる。

尚上述ではアンド回路４の出力をフリップフロップ１０
のセット端子Ｓに供給し、クロック発生器５のクロック
をインバータ１１により極性反転してフリップフロップ
１０のリセット端子Ｒに供給するようにしたが、クロッ
クでフリップフロップ１０をセットし、アンド回路４の
出力でリセットするようにしてもよいこと容易に理解で
きよつＯ

【図面の簡単な説明】

第１図及び第３図は従来のクロックゲート回路を説明す
るための接続図、第２図は第１図に示したクロックゲー
ト回路の動作の説明に供する波形図、第４図及び第５図
は第３図に示したクロックゲート回路の動作の説明に供
する波形図、第６図はこの考案の一実施例を示す接続図
、第７図はその動作の説明に供する波形図、第８図Ｉ、
ＩＩはこの考案が適用される周期計の動作を示す波形
図、第９図はこの考案が適用されるＤＡ変換器の例を示
すブロック図である。 １・・・・・・比較器、４・・・・・・アンド回路、５
・・・・・・クロック発生器、９・・・・・・加算手段
、１０・・・・・・セットリセット型フリップフロップ
。

Claims (1)

【実用新案登録請求の範囲】
1. アナログ信号と基準信号とを比較回路で比較し、該比較
   器の比較出力が一方の状態においてクロックを取出すク
   ロックゲート回路において、アナログ信号に重畳される
   雑音レベルに対応した電圧を上記基準信号に加える手段
   と、上記比較回路の出力とクロックとの論理積をとるア
   ンド回路と、該アンド回路及びクロックとにより制御さ
   れるセットリセット型フリップフロップとを具備するク
   ロックゲート回路。