JPS5994788A - Image synthesizer - Google Patents

Image synthesizer

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Publication number
JPS5994788A
JPS5994788A JP57203627A JP20362782A JPS5994788A JP S5994788 A JPS5994788 A JP S5994788A JP 57203627 A JP57203627 A JP 57203627A JP 20362782 A JP20362782 A JP 20362782A JP S5994788 A JPS5994788 A JP S5994788A
Authority
JP
Japan
Prior art keywords
circuit
video signal
image data
image
display
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP57203627A
Other languages
Japanese (ja)
Inventor
皆本 弘光
次男 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP57203627A priority Critical patent/JPS5994788A/en
Publication of JPS5994788A publication Critical patent/JPS5994788A/en
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、表示用メモリと、2次元走査器と・・を掲つ
画像合成装置に臥1する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention is directed to an image synthesis apparatus that includes a display memory, a two-dimensional scanner, and so on.

〔従来技術〕[Prior art]

一般にCRT表示用フレームメモリを持つ画像合成装置
は、2つの画像を合成するために、合成する前の画像シ
記憶しておくフレームメモリ。
Generally, an image compositing device having a frame memory for CRT display uses a frame memory that stores the image before compositing two images.

と、合成する画像を記憶しておくフレームメモ・りと、
合成した画像を記憶するフレームメモIh等の如(CR
I’表示両面数ページ分のフレーム。
and Frame Memo Rito, which stores images to be combined.
Frame memo Ih etc. (CR) that stores the combined image
I' Display frame for several pages on both sides.

メモリが必要であり、また合成するデジタル画像を任意
倍率で拡大矛・るいは縮小オ乙と、画質。
Memory is required, and the digital images to be composited can be enlarged or reduced at any magnification, and the image quality is high.

が著しく劣化する欠点かあった。It had the disadvantage that it deteriorated significantly.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、表示用メモリの容量をディ。 An object of the present invention is to reduce the capacity of display memory.

スプレィの1画面分に減らし、合成する画像の。The image to be reduced to one screen of spray and combined.

拡大あるいは縮小を行々っでも画質の良い合成画像を得
ることができる画像合成装置を提供することFCある。
It is an object of the present invention to provide an image compositing device capable of obtaining a composite image of good quality even when enlarging or reducing the image.

〔発明の概役〕[Summary of the invention]

本発明の特徴は、2次元走査器からのビデオ信号と、表
示用メモリに記憶されている画像情・報のビデオ信号と
をビデオ信号合成回路で合成・し、その合成した信号を
合成信号取込み回路に・接続されるスイッチ部の操作に
より、前記表示・用メモリに取シ込むことにある。
A feature of the present invention is that a video signal from a two-dimensional scanner and a video signal of image information stored in a display memory are synthesized by a video signal synthesis circuit, and the synthesized signal is captured as a synthesized signal. The information is read into the display/memory by operating a switch connected to the circuit.

〔発明の実施例〕[Embodiments of the invention]

以下本発明の一実施例を図面を参照して詳細・に説明す
る。
An embodiment of the present invention will be described in detail below with reference to the drawings.

第1図は画像合成装置全体のブロック図、−第。FIG. 1 is a block diagram of the entire image synthesis device.

2図は第1図のCRT制御部、表示用メモリ、ビデオ信
号生成回路、ビデオ信号合成回路、表示、−装置、合成
画像取込み回路、スイッチ部の詳細。
FIG. 2 shows details of the CRT control section, display memory, video signal generation circuit, video signal synthesis circuit, display device, synthesized image capture circuit, and switch section shown in FIG.

を示すブロック図、第3図1は第2図会部の信号。3. 1 is a block diagram showing the signal of the 2nd diagram.

を示すタイムチャートである。なお第3図の符。It is a time chart showing. Note that the symbols in Figure 3.

号101r〜107rは第2図の符号101〜107で
示される部分の信号波形を示す。
Reference numbers 101r to 107r indicate signal waveforms of portions indicated by reference numbers 101 to 107 in FIG.

まず第1図により本実施例の構成を説明する。。First, the configuration of this embodiment will be explained with reference to FIG. .

CRT表示用フレームメモリ2内に記憶されて因る画像
情報は、CRT制御部1のアドレス指定により読み出さ
れ、ビデオ信号生成回路3でビデオ信号に変換された後
、ビデオイを号合成回路6・を通りCRTディスプレイ
7に表示される。一方合成しようとする帳票上の画1J
J10f/;j:、可変倍率。
The image information stored in the CRT display frame memory 2 is read out by address designation of the CRT control unit 1, converted into a video signal by the video signal generation circuit 3, and then sent to the video signal synthesis circuit 6. is displayed on the CRT display 7. On the other hand, image 1J on the form to be combined
J10f/;j:, variable magnification.

レンズ付きの2次元走を器4によってビデオ信。Video transmission of 2D running with lens using device 4.

号に変換され、更に2値化回路−5によって2値化され
たビデオ信号に変換されて、前記のビデ。
The video signal is then converted into a binarized video signal by the binarizing circuit 5, and then converted into a binarized video signal.

分信号合成回路6にてビデオ信号生成回路3か。The video signal generation circuit 3 in the component signal synthesis circuit 6?

らのビデオ信号と合成される。この合成されたビデオ信
号I′1CRTディスプレイ7に表示される。
The video signals from the other video signals are combined. This combined video signal I'1 is displayed on the CRT display 7.

と共に、合成画像取込み回路8に送られる。合1成画像
取込み回路8けスイッチ部9を人手で操。
It is also sent to the composite image capture circuit 8. The 8 switch section 9 of the composite image acquisition circuit is operated manually.

作することl(より動作を開始1、合成画像情報、シC
RT表示用フレームメモリ2に書き込む。
To create (begin operation 1, composite image information,
Write to frame memory 2 for RT display.

次に第2図、第3図を参照して動作を詳細に。Next, the operation will be explained in detail with reference to FIGS. 2 and 3.

訝明する。I wonder.

第2図および第3図だおいて、CRT制御部1は制御回
路11.タイミング生成回路12.メモリアドレスカウ
ンタ13.およびメモリコントロール14.により構成
されており、フレームメモリ2に格納されイ込る画像デ
ータは、前記メモリアドレスカウンタ13で生成される
メモリ詩、出し・アドレス信号101によりω〜み出さ
れる。7レー・ムメモリ2から読み出された画像データ
信号102は、ビデオ信号生成回路3の廉直データ変換
回・路15およびビデオ生成回路16により、ビデオ信
号103に変換される。
In FIGS. 2 and 3, the CRT control section 1 includes a control circuit 11. Timing generation circuit 12. Memory address counter 13. and memory control 14. The image data stored in the frame memory 2 is read out by the memory address signal 101 generated by the memory address counter 13. The image data signal 102 read from the 7-frame memory 2 is converted into a video signal 103 by the honest data conversion circuit 15 and video generation circuit 16 of the video signal generation circuit 3.

一方、可変倍率光学系を持つ2次元走介器4・(第1図
参照)はその出力するビデオ信号104゜を前記ビデオ
信号生成回路3から出力するビデ。
On the other hand, a two-dimensional scanner 4 (see FIG. 1) having a variable magnification optical system is a bidet that outputs a video signal 104° from the video signal generating circuit 3.

分信号103と同期させである。この2次元走査、2器
4で光電変換された帳票上の画像データ10(第1図参
照)は、ある定められた閾1しを持つ2゜値化回路5に
より2値化されたビデオ信号104゜に変換され、画像
合成回路6に送られる。画像。
This is synchronized with the minute signal 103. The image data 10 (see FIG. 1) on the form that has been photoelectrically converted by the two-dimensional scanning device 4 is converted into a video signal that is binarized by the binarization circuit 5 having a certain predetermined threshold value. It is converted to 104° and sent to the image synthesis circuit 6. image.

合成回路6でfd、ビデオ信号生成回路3からの1゜ビ
デオ信号103と2値化回路5からのビデオ4g号10
4とをoB論理をもって合成する。この画像。
fd in the synthesis circuit 6, the 1° video signal 103 from the video signal generation circuit 3, and the video 4g No. 10 from the binarization circuit 5.
4 using oB logic. This image.

合成回路6にて合成された合成ビデオ信号105(d、
CRTディスプレイ7に送られると共に合成画像取込み
回路8にも送られる。
A composite video signal 105 (d,
The signal is sent to the CRT display 7 and also to the composite image capture circuit 8.

この合成画像取込み回路8では、合成ビデオ信号105
を直並変挽回路17にてパラレルデータに変換した後、
データレジスタ18に送る。データレジスタ18に送ら
れた合成画像データは、スイッチ部9の操作によりメモ
リ書込み制御回路19に起動がかかるまでIriフレー
ムメモリ2へ書き込まれない。メモリ書込み制御5回路
19に起動がかかると、アドレスレジスタ20からのメ
モリ書込みアドレス信号107で指定されるメモリアド
レスへ、データレジスタ18から出力される合成画像デ
ータ信号106が岩き込捷れる。この合成画像データの
書き込みは、タイミング生成回路12で生成されるCR
T垂直同期信号の一周期分だけ行ない終了する。
In this composite image capture circuit 8, the composite video signal 105
After converting into parallel data in the serial-parallel converter circuit 17,
data register 18. The composite image data sent to the data register 18 is not written to the Iri frame memory 2 until the memory write control circuit 19 is activated by operating the switch unit 9. When the memory write control 5 circuit 19 is activated, the composite image data signal 106 output from the data register 18 is routed to the memory address specified by the memory write address signal 107 from the address register 20. This composite image data is written in the CR generated by the timing generation circuit 12.
The process is completed after one cycle of the T vertical synchronizing signal.

この実施例によれば、画像の合成過程にお込でフレーム
メモリ2はCKTディスプレイ7の1画面分の容量で済
ますことかでき、他に画像合成用としてのメモリを必要
としない。寸た、合成する帳票10上の画像の位1灯は
、CRTディスプレイ7を見ながら帳票10を移動する
ことにより容易に移動することができ、その画像の大き
さも2次元走査器4の持つ可変倍率光学系を操作するこ
とにより容易に変化させることができ、しかもそのこと
による画仰の品質の低下はない。
According to this embodiment, the frame memory 2 used in the image compositing process can have a capacity equivalent to one screen of the CKT display 7, and no other memory for image compositing is required. In addition, the size of the image on the form 10 to be synthesized can be easily moved by moving the form 10 while looking at the CRT display 7, and the size of the image can also be changed due to the variable size of the two-dimensional scanner 4. The magnification can be easily changed by operating the magnification optical system, and there is no deterioration in the quality of the image height due to this.

〔発明の効果〕〔Effect of the invention〕

以上に小べたように、本発明によれ一画像合成を行なう
ために必要な表示用メモリの容量はディスプレイ表示用
の1画面分で済ますことが゛でき、合成する画像の拡大
、縮小を行なっても画面の品aが低下すること1はない
As mentioned above, according to the present invention, the capacity of the display memory required to perform one image synthesis can be reduced to one screen for display, and the images to be synthesized can be enlarged or reduced. However, the quality of the screen will not deteriorate.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の一実施例を示すブロック図、第2図は
汲1図の要部の詳細を示すブロック図、第3図11−1
第2図各部の信号を示すタイムチャートである。 1・・・CRT制御部、2・・・フレームメモリ、3・
・・ビデオ信号生成回路、 4・・・可変倍率光学系付
2次元走査器、 5・・・2値化回路、6・・・ビデオ
信号合成回路、  7・・・CRTディスプレイ、 8
・・・合成画像取込み回路、9・・・スイッチ部。 夢  1  図
Figure 1 is a block diagram showing an embodiment of the present invention, Figure 2 is a block diagram showing details of the main parts of Figure 1, Figure 3 is 11-1.
FIG. 2 is a time chart showing signals of various parts. 1...CRT control unit, 2...frame memory, 3.
...Video signal generation circuit, 4...Two-dimensional scanner with variable magnification optical system, 5... Binarization circuit, 6... Video signal synthesis circuit, 7... CRT display, 8
. . . Composite image capture circuit, 9 . . . Switch section. dream 1 diagram

Claims (1)

【特許請求の範囲】 1、 表示用メモリに格納されている画像データ・と、
可変倍率光学系を有する2次元走査器から出力される画
像データとを合成し、該合成画像データを表示装置に表
示し、表示された合成画像に対応する前記合成画像デー
タを前記表示用メモリに取り込むことを特徴とする画像
合成装置。 2、 1iIIi像データを格納する表示用メモリと、
該。 表示用メモリから訂l、み出された画像データをビ。 デオ信号に変換するビデオ信号生成回路と、可。 変倍率光学系を有する2次元走査器と、該2次。 元走査器から出力される画像データを2値化してビデオ
信号に変換する2値化回路と、該2値。 化回路から出力されるビデオ信号と前記ビデオ。 信号生成回路から出力されるビデオ信号を合成。 するビデオ信号合成回路と、合成された合成ビ、 3デ
オイハ号を表示する表示装置と、当該合成ビデオ信号を
画像データに変換して前記表示用メモリに取り込む合成
画化、取込み回路とを具4#することを特徴とする特許
請求の範囲第1項記載の画像合成装置。 3、 表示制御回路と、表示用メモリと、前記吠示制御
回路に接続されたビデオ信号生成回路と(可変倍率光学
系を持つ2次元走査器と、該2次・元走査器と接続され
た2値化回路と、前記ビデオ信号生成回路及び2値化回
路とに接続されたビデオ信号合成回路と、該ビデオ(g
号合成回路からの信号を表示する表示装置と、前記ビデ
オ信号合成回路からの信号を前記表示用メモリに取り込
む合成画像取込み回路と、該合成画像取込み回路に起動
をかけ゛るスイッチ部とを具偏し、前記スイッチ部の操
作により前記ビデオ信号台・成回路からのビデオ合成信
号を前記表示用メモ。 すに取シ込むことを特徴とする特許請求の範囲第1項記
載の画像合成装い。
[Claims] 1. Image data stored in display memory;
Composite image data output from a two-dimensional scanner having a variable magnification optical system, display the composite image data on a display device, and store the composite image data corresponding to the displayed composite image in the display memory. An image synthesis device characterized by: 2. A display memory for storing 1iIIIi image data;
Applicable. View the image data extracted from the display memory. A video signal generation circuit that converts to a video signal, and a video signal generation circuit. a two-dimensional scanner having a variable magnification optical system; A binarization circuit that binarizes image data output from the original scanner and converts it into a video signal, and the binarization circuit. a video signal output from the conversion circuit and the video; Synthesizes the video signals output from the signal generation circuit. a display device for displaying the synthesized synthesized video signal, and a synthesized image conversion and capture circuit for converting the synthesized video signal into image data and capturing it in the display memory. The image synthesizing device according to claim 1, characterized in that: #. 3. A display control circuit, a display memory, a video signal generation circuit connected to the display control circuit (a two-dimensional scanner having a variable magnification optical system, and a two-dimensional scanner connected to the two-dimensional/primary scanner); a binarization circuit; a video signal synthesis circuit connected to the video signal generation circuit and the binarization circuit;
A display device for displaying a signal from the video signal synthesis circuit, a composite image capture circuit for capturing the signal from the video signal synthesis circuit into the display memory, and a switch section for activating the composite image capture circuit. and displaying the video composite signal from the video signal stand/synthesizing circuit by operating the switch section. 2. An image synthesis system according to claim 1, wherein the image synthesis system is configured to incorporate images into a single screen.
JP57203627A 1982-11-22 1982-11-22 Image synthesizer Pending JPS5994788A (en)

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JP (1) JPS5994788A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61240285A (en) * 1985-04-17 1986-10-25 松下電器産業株式会社 Image memory control circuit
JPS61292193A (en) * 1985-06-19 1986-12-22 松下電器産業株式会社 Display unit

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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