JPS5987699A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は欠陥が存在しても正常に機能し得る記憶装置に
関する。

技術の背景　　　書 記憶装置が集積回路化され、その微細化９人界］、化が
進んでいるため、微小欠陥による製造歩留シの低下が大
きな問題となっている。このため欠陥があっても正常に
機能するように記憶装置を冗長化する構成法が従来よシ
種々提案されている。

例えば、欠陥のある記憶セル、ビット絆、ワード線等を
予備と物理的、電気的に切替る方法や、欠陥のあるアド
レスへのアクセスを検出して正常なアドレスに変換する
等の方法がおる。

従来技術と問題点 従来の微小欠陥があっても正常に機能するように記憶装
Ｐを冗長化する構成法は、欠陥があった部分の記憶内容
が失われるので、特にＲＯ＾ｌ′Ｉ！ｆの場合には欠陥
救済法として不十分である。

一方、誤シ訂正符号を用い、記憶内容も含めて欠陥を救
済する方法がある。例えｔ、ｒ情報を単−誤シ訂正符号
に符号化して記憶することにより、欠陥による１ビツト
の誤りを符号の訂正能力によって救済できる。しかし、
この方法は−・般に冗長度に比べ欠陥救済能力が低く、
訂正回路等のイ１加金物員が多いという欠点がある。

さらに、前記誤シ訂正符号の欠陥救済能力を高めるＫｒ
ａｓｕｒｅ　Ｃｏｒｒｅｃｔｉｏｎとよげれる方法が！
、　Ｚ、　ｌ。

この方法は、記憶装置の出力の各ビット対応に設りた欠
陥の有無を表示するフラグと、ｔビットに１１り訂正ｔ
→１ビット誤り検出符号を用いでｔｌ−１ビツトまでの
誤シを訂正する。すなわち、ｔ４１ビットの誤シを検出
したとき、そのうち１ビツトはフラグが欠陥を表示して
いるビットが誤っているとみ外してこれを反転し、残ｐ
ｔビットの誤シを符号で訂正する。しかし、この方法も
前記誤シ訂正符号を用いる方法と同様、冗長度が大きく
付加金物量が多いという欠点がある。

発明の目的 本発明はこれらの欠点を解決するため、情報ビットをＭ
行Ｎ列の配列とし、各行・各列にノシリテイピットを付
加した符号と、符号の各ビット対応あるいは各行、各列
対化に設けた欠陥着水フラグを用い、各行および各列毎
の誤シ訂正を行１列で交互に実行することを特徴とし１
、その目的は少ない冗長度、金物量で多くの欠陥による
誤りを訂正でき、欠陥救済を効率的に行う記憶装置を提
供することにある。以下、図面について詳細に説明する
。

発明の実施例 第１図は本発明における記憶装置の基本構成を示す概念
図であシ、記憶装ＰＪ、１は枦数個の記憶ブロック２よ
り構成される。記憶装置１社アクセスによシいくつかの
記憶ブロック２から各々１ビツトまたは複数ビットを選
択し、全体で（Ｎ＋１）行。

（Ｎ＋１）列のビット配列を成す（Ｎ＋１　）Ｘ（Ｎ−
）　１　）ビットのデータビット３を出力する。同時に
記憶装置１は、各データビット３に１対五に対応した（
Ｍ−１−１）　Ｘ　（Ｎ＋１　）ビットの欠陥表示フラ
グ４鴫。

出力する。欠陥表示フラグ４ｕ１、対応するデータビッ
ト３がｎ１〕憶されていた記憶ブロック２にお・りる欠
陥の有無、すなわち、該データビット３が欠陥によって
照シとなる可能性の有無をシー示する。

ここでｔよ論理値″′１″が欠陥、論理仙”（］″が無
欠陥を表す。欠陥表示フラグ４の値ｔ］１、ｔｔｒ、’
−惧内容の試出し照合試験の結果を記憶するか、各記俤
ブｒｌツク２に欠陥検出回路を設ける等の手段によシ設
定する。これらの値は、初めに固定的に設定してもよい
し、アクセス毎に設定してもよい。一方、データビット
３のビット配列におい゛〔、各行（Ｎ−１−１）ビット
中１ビットは他のＮビットのパリティビットとし、各行
（Ｎ＋１）ビット「１１１ピツトリ、他のＭピットのパ
リディビットとして記１■されでいる。

本発明は以上のよりな４ｔ’を成のｎＬ憶装置ｊ４に対
し適用される。

第２図は本発明の記憶装置の基本構成の一実施例であシ
、（Ｎ＋１）行、（Ｎ＋１）列に配列されたデータラッ
チ５およびフラグラッチ６各（Ｎ＋１）Ｘ（Ｎ＋１）個
と、各行毎に設けた行訂正を行う７の第２の訂正回路（
Ｎ＋１）個、各列毎に設けた列訂正を行う８の第１の訂
正回路（Ｎ＋１）個およびアクセスに対し第２の訂正回
路７と第１の訂正回路８を交互に動作させる手段として
の切替回路２００から成る。データラッチ５およびフラ
グラッチ６は、第１図に示すような構成の記憶装置、が
出力したデータビット３および欠陥表示フラグ４を各１
ビツトづつラッチする。行訂正の１１の訂正回路７は次
の４種の動作を行う。

（１）　　−行分のデータラッチ５にラッチされた（Ｎ
＋１）ビットのデータビット３のパリティ検査を行う。

ここでは検査結果が′０″ならば正常とする。

（２）−行分のフラグラッチ６にラッチされた（Ｎ＋１
）ビットの欠陥表示フラグ４のうち、欠陥を表示してい
るフラグの数、ずガわち１′′の数を数える。この数を
欠陥数とよぶ。

（３）　　上記（１）のバリディ検査結果が′１″っま
シ異常で、かつ、上記（２）の欠陥数が１ならば、論理
値″１”をラッチしたフラグラッチ６に対応するデータ
ラッチ５の値を反転する。

（４）上記（２）の欠陥数が１ならば、上記（３）の動
作後、−行分のフラグラッチ６の値をすべて°゛０″に
リセットする。

列訂正の第１の訂正回路８は、行訂正のＷ、２の訂正回
路７が一行分のデータラッチ５およびフラグラッチ６に
対して行ったーＬ記（υ〜（４）と同様の動作を、−列
分のデータラッチ５およびフラグラッチ６に対して行う
。

一行あるいは一列のデータラッチ５にラップされたデー
タビット中に誤シがｌビットシがなＱノれば、行訂正の
第２の訂正回路７あるいｌ、３、列訂正の第１の訂正回
路８の上記回路動作（３）によってとの誤シを訂正でき
る。このようにパリティ検査結果が異常であるとき欠陥
を表示しているフラグに′１．ｉ応するピットを反転す
ることによって訂正を行うことを、Ｐａｒｉｔｙ　Ｅｒ
ａｓｕｒｅ　Ｃｏｒｒｅｃｔｉｏｎとよび、Ｐ−ｇｃと
記すことにする。

本発明では、第２図の構成において行訂正の第２の訂正
回路７と列訂正の第１の訂正回路８を交互に動作させる
ことによシ、さらに多くの誤シが訂正される。例えば、
まず、行訂正の第２のｆＪ正回路７によυ欠陥数が１の
行はすべて誤シがＰＥＣで訂正される。このとき、フラ
グラッチ６もリセットされ、これによシ新たに欠陥数１
の列が生じ得る。次に列訂正の第１の訂正回路８により
欠陥数が１の列について誤シの訂正とフラグラッチ６の
リセットが行われると、また新たに欠陥数１の行が生じ
得る。したがって以下動作をくシ返すことにより、行あ
るいは列に２個以−ヒの誤シを含むような多くの誤りが
訂正される。

第３図ａ＋ｂ＋ｃ＋ｄはＭ＝Ｎ＝４の場合の訂正動作の
一例であり、データビット３および欠陥着水フラグ４の
訂正による変化を示す。ここでデータビット３および欠
陥表示フラグ４の５行５列のビット配列における第（ｉ
、ｊ）要素を各／ｚｂｉ、ｉ、／ｉ、ｉで表す。第３図
ａは初期状態ですべて”０”のデータを読出したときの
例を示す。欠陥着水フラグ４のうちｈＩＪｓ＊、ｆｓ＊
、ｈｓ、：ｈｓ、ｆｓｐ、Ｉｓ＜、ｆ４＊、Ｉｓ４の９
個が欠陥を表示しておシ、これらに対応するデータビッ
ト３のうちｂｉｔ、”１８．”ｌｉｅ、ｂ８１１．ｂ８
４．ｈ４５の６個が誤りとたっている。第３図ＦＬＫお
ける行毎のパリティ検査結果を９に、行毎の欠陥数をＩ
ＯＫ示すｅ　Ｗ’＝　ａ図ａの状態に対し行訂正の第２
の訂正回路７を動作させた結果が第３図すである。すな
わち、第３図ａでは第４行がパリティ検査結果が′１”
でかつ欠陥数が１だから、ＰＥＣによシｆ４ｓ−１に対
応する））４５＝ｉが反転され、正しい値゛′０”とな
る。また、第４行１ｍ５行とも欠陥数Ｏだから、ｆａｌ
、、ｆｙ４が′０″にリセットされる。第３図１ｂにお
ける列毎のパリティ検査結果を１１に、列かの欠陥数を
１２に示す。第３図すの状態に対し列訂正の第１の訂正
回路ｉを動作させると、１ｂｔｔ、ｂｓａがＰＢＣによ
υ″０”に訂正され、ｆｌｓ、ｆｓ＊、ｆ＊ｂ、Ｉｓ４
が０”にリセットされて第３図Ｃの状態に疫る。第３図
Ｃにおりる行毎のバリディＰ、査結果９１行毎の欠陥数
１０に基づき、再び行訂正の第２の訂正回路７を動作さ
せると、ｂ１８．ｂ２１１．”８１１がＰＥＣによシ訂
正されて第３図ｄの状態になシ、結局ずべ又のＮＱ勺が
訂正される。

以上の例では行訂正の第２の訂正回ＦＩＧ　７　、列言
］正の第１の訂正回路８を交互に泪３回動作さ−けてす
べての誤シを訂正した。一般にｉＪ１、欠陥表示フラグ
４の全ｕ　Ｏｕを検出するまで動作をくシ返ずか、ある
いは動作回数を固定し゛Ｃ訂正できる誤シを限定すれば
よい。また、第２図では各行、各列に行訂正の第２の訂
正回路７１列訂正の第１のｎＪ正回路８を設けたが、各
々１個または全体で１個の回路を共用してもよい。

第４図は第２図における行引正の第２の訂正１１１路７
の具体的構成例であり、列訂正の第１の訂正回路８も同
様な構成で実現できる。行訂正の第１の訂正回路７はデ
ータラッチ５とフラグラッチ６毎に設けられたＮ＋１個
の回路ブロック２０から成り、各回路ブロック間にはパ
リティ信号２１および準欠陥信号２２が伝搬されている
。準欠陥信号２２　ｉＪ：それよシ左側の回路ブロック
２０に対応するフラグラッチ６のうち、１個以上が１″
をラッチしていることを表す。また、各回路ブロック２
０ｉよ対応するデータラッチ５とフラグラッチ６の円容
卦よび訂正信号２３を入力とし、データラッチ５・＼の
反転信号２４および欠陥数２以上を表す′復欠陥信号２
５を出力する。各回路ブロック２０から出力された複欠
陥信号２５はワ・ｆアートＯＲされた後反転されてたと
えばフリップフロップで溝成さノ１．る切替回路２００
出力とのＡＮｒ）によるフラグラップ６へのリセット信
号２６となる。

第４図の回路では、複欠陥信号２５が”１″になるのは
欠陥数２以」二の場合であυ、−欠陥数０りた）Ｊ。

１ならばリセット信号２Ｇが１”となシ、フラグラッチ
６がリセットさり、る。一方、噴古端の回路ブロック２
０から出力さｉＬるパリティ信Ｑ　２１．　）：ｌ２．
７”−タララグ−５のＮ＋１個全体のバリディ抑査結牛
となる。よってこの信号とすナツト信号２６の論理積で
ある訂正信号２３は、パリティ検査結果が”１″で、か
つ欠陥数０または１のときに１′″となる。訂正信号２
３が？′ｉ″′ならば　ＩＩ　Ｉ　ＩＩをラッチしたフ
ラグラッチ６に対応する回路ブロック２０から、データ
ラッチ５への反転信号２４にＩＩ　Ｉ　ＩＩが出力され
て、ＰｇＣが行われる。（欠陥数０のときはフラグラッ
チ６はすべて°゛０′″なので問題ない）。段お、前述
のフラグラッチ６のリセットは、反転信号２４によるデ
ータラッチ５０反転と同時か、それ以後に行う。

以上のようにして、第４図の回路は前述した行訂正の第
２の訂正回路７としての４秤の動作（１）〜（４）を実
現する。

＃Ｉ￥５図は本発明の基本構成を適用［７た記１λｌ装
置の実施例であシ、（Ｎ＋１）個の記憶モジュール３（
１と１個の第２の訂正回路３１から成る記憶装置を承り
。各記憶モジュール３０は記憶ブロック２と第１の削正
回路３２およびセレクタ３３からセタ成される。

記憶ブロック２社アクセスにより（Ｍ−１−１）ビット
づつの一次出力３４および一次フラグ３５を第１の訂正
回路３２へ出力し、また、ｊビットの二次フラグ３６を
出力する。第１の訂正回路３２はＭビットまたは（Ｍ−
１・１）ビットの一次ｎＪ正出力３７を出力し、ぞのう
しｌビットがセレクタ３３にょシｊぺ１尺さＸＩＬ　−
（１丁次出力３８となる。第２の訂正回路３１　ＴＩＩ
：　ｌよ、各記憶モジュール３（）毎に各１ビツトづつ
、全体で（旧（１）ビットづつの二次フラグ３６および
二次用カニ１８が入力され、Ｎビットまたは（Ｎ−＋−
ｉ　）ビットの屯終出力３９が出力される。−ここで例
えばセ１／クタ、（３の）？１択するビットを次々変え
れｒｘ、Ｍ・１１回の１ｊセ終出力によ勺全−次出力（
Ｍ→１．　）　Ｘ　（Ｎ−１−１）ピッ１の情報が得ら
れる。

ここで、−送出力３４の（Ｍ−１１）ビット中１ビット
は他のＭビットのパリティビットとし、二次出力３８の
（ｒ−ｒ＋１）ビット中１ビットは他のトＴビットのパ
リディビットとする。また、−次フラグ：＋５　ｋよ、
記憶ブロック２が含む種々の欠陥のうち一次出力３４の
各１ビツトに影響する欠陥の有無を表示する。

例えば記憶セルの動作不良、あるいＱｊビットｔ！ｉｉ
の断線・短絡等の欠陥である。これに対し二次フラグ３
６は、−送出力３４の２ビット以−］二に同時に影へ゛
すする欠陥、例えばワード紳の断ｙｒ＋ｐ・短絡等の欠
陥の有無を表示する。これら−次フラグ３５．二次フラ
グ３６の値は、第１図における欠陥表示フラグ４と同様
、記憶内容の読出し試験あるいは欠陥検出回路性によっ
て設定する。値標、初めに固定的に設定してもよいし、
アクセス毎に設定してもよい。

第５図の回路は、まず第１の訂正回Ｐ３３２において一
次フラグ３５を用いて、−送出力３４をＰＥＣにょシ訂
正し、−次訂正出カ３７とする。次に第２の訂正回路３
１において二次フラグ３６を用いで、二次出力３Ｂをｐ
ｇｃにより訂正し最終出力３５）とする。−送出力３４
中に欠陥にょる誤シが１ビツトしかなりれば、第１の訂
正回路３２にょシこの誤シは訂正される。−送出力３４
中に誤りが２ビツト以上の場合、−次訂正出力３７には
訂正されない誤りが１ビットまたは２ビツト以上残る。

しかし、このうち１ビツトだけが二次出力３８に含まれ
ることになるので、二次出力３８中の誤シが１ビツトな
らば第２の訂正回路３１によシ訂正される。したがって
第５図の回路が訂正できる欠陥による誤りは、 ｉ）各記憶モジュール菊の一次出力３４の（Ｎ＋１）ビ
ット中１ビットの誤シ、 １１）二次出力３８の（、Ｎ４−１）ビット中１ビット
の誤り１すなわち、（Ｎ＋１）個の記憶モジュール３０
各々において同時に出方される一次出力３４のうち、１
個の記憶モジュール３ｏの一次出力３４に含まれる複数
ビットの誤シ、 の２種類である。これらは同時に存在してもよい。

なお、−次訂正出力３７は一次出力３１のパリディビッ
トを含む必要はなく、Ｍビットでも（Ｒｔ）・１）ビッ
トでもどちらでもよい。最終出力３９も同様で、ある。

したがって、これらのバリブイビットに対応する一次フ
ラグ３５および二次フラグ３６は特に設けなくでもよい
。

第６図は欠陥検出回路にょっ゛し一次フラグおよび二次
フラグを出力する記１章ブロックの−４１“・１°成１
ｒ１１である。記憶ブロックは（リナ・〜（Ｍ−１−１
）＋の（Ｍｌｊ、　）個のザブブロック犯、１個の欠陥
検出ブロック５１および複数の制御線５２から成る。ザ
ブブロック５０は、−送出力３４および一次フラグ３５
を出力する一次検出器５３と、２個のユニット５４がら
構成される。

なお図の類型になることを避はサブブロック５０゜２個
のユニット５４はそれぞれ記憶ブロック（１）＋と（２
−にのみ示しである。ユニット５４はゲートが制御１１
３！５２に接続されたＭＯ８Ｆ’ＥＴ　５５　ｉ複数個
直列に結合したもので、ＭＯ８ＦＥＴ５５はゲートの電
圧レベル１１Ｌ”（Ｌｏｗ）ならば非導通、レベ／ｌ／
　”１（’　（Ｉｌｉｇｈ　）ならば導通になる。制御
線５２は’ｒ、　、’ｒ２の２本のＴｉ１ｉｌｊｔ５６
　ｒ　Ｗｌ　＋　ｗｇ　、　”’　＋　Ｗｎの１本のＷ
　＠　５７　＋　Ｃ−１、Ｃ２の２本のＣ１９５８から
成る。欠陥検出ブロック５１はすべ、てのＷ線５７各り
にゲートが接続されたｎ個のＭＯＳ−ＦＥＴ５５から成
るユニット５４と、二次フラグ３６を出力する二次検出
器５９から構成される。

第６図の回路は、各ユニット５４がＷ　線５７の各々に
接続されたＭＯＳＦＥＴ　５５を含むか否かに対応させ
て２値情報を記憶する。−次検出器５３は、以下のよう
にこの情報を読出して一次出力３４を出力し、また、ユ
ニット５４の断線・短絡を検出して一次フラグ３５に“
１″を出力する。まず初期状態ではＴｉ５６　、　ＣＮ
５Ｂハレベル”Ｌ”、Ｗｉ１５７はすべてレベル７　Ｉ
Ｉ　″に保たれ、節点６０はチャージアップされている
。次に、例えばＴ２とＣ１をレベル”Ｔｌ　”　、　ｗ
、を１／ベル゛Ｌ”とする。このと角節点６０が接地さ
れたならば、これをユニット５４間の短絡として検出す
る。

次にＴ１をレベル“）Ｉ　”とし、節点６０の電位で情
報を読出す。この場合の情報は、各サブブロック５０の
上側のユニット５４がＷｌに接続されたＭ、０８ＦＦ２
Ｔ５５を含むか否かに対応する。最後に再びＷ、をレベ
ル゛’■１”とする。このとき節点ωが接地されないな
らば、これをユニット５４の断線として検出する、一方
、二次検出器５９は、Ｗｉ＃！５７が断線また）：ｊ短
絡によシすべてレベル“Ｈ”のまま固定される欠陥を検
出−Ｊる。すなわち、上記情報の胱出し用Ｉノ作の際、
欠陥検出ブロック５１の節点６１が接地されることを検
出し、二次フラグあに１″を出力する。

以上のように、第６図に示す記憶ブロックは情報の読出
しと同時に一次フラグ３５および二次フラグ３６を出力
する。−次フラグ３５ハ各１ブブロック５０４ｒｆの一
次出力３４の１ピツトづつに影響する各ユニット５４の
欠陥を、二次フラグ３Ｇは全部のザブブロック力の一次
出力３４に影響するＷＪ５！５７の欠陥を表示する。し
たがってこの記憶ブロックを用いて第５図のような回路
を構成すれば、これらの欠陥による誤シを効果的に訂正
できる。

第７図は本発明の基本構成を適用１−だ記憶装置の他の
実施例であり、第５図の実施例と以下の点が異なる記憶
装置な示す。

Ｉ）−次訂正出力３７はセレクタ３３と同時にパリティ
回路７０にも入力される。、（’？　卦、−次訂正出力
３７はパリティビットを含めた（Δ４千１）ビットと１
−る。） ；１）二次フラグ３６とパリディ回路′１０のパリティ
出カフ１との論理和なとシ複合フラグ１２とする。

ｉｉｉ　）　　第２の訂正回路３Ｈ：Ｈ二次フラグ３６
の代わりに複合フラグ７２が入力さＪする。

第７図の］叫１路は、まず第１のＩｆ正回路：１ｚに卦
いて一次フラグ３５を用いた一次出力３４のＰＦ：Ｃ［
Ｊ’る訂正全行う。このとき訂正されない訊りが奇数ビ
ットあれば、−次訂正出力３７をパリディ回路７ｏによ
りパリティ検査することにより、バリディ出カフ１カイ
１＃となる。したがって二次フラグ３Ｇが“１”でなく
とも複合フラグ７２が“１”となり、この誤りは第２の
訂正回路３１においてＰＥｃにより訂正される。例えば
−次フラグ３５．二次フラグ３６共欠陥を表示しないに
もかかわらず一次出力３４が誤りとなる場合、第１の訂
正回路３２では訂正されない。第７図の回路状、第５図
の回路が訂正できるｎへりに加え、このような誤りも訂
正できる。なお、パリディ回路７０は第１の訂正回路３
２のパリディ↑へ互を行う回路を共用してもよい。

第８図は本発明の基本構成を適用した記惰眩ｉＱのさら
に他の実施例であシ、第５図の実施１ｒ１１と１扶下の
点が異なる記憶装置を示す。

ｉ）−次訂正出力３７昧セレクタ３３と同時にパリティ
回路７０にも入力される。（なお、−次訂正出力３７は
パリティビットを含めた（　Ｍ−１−１）ビットとする
。） ：ｉ）記憶ブロック２は二次フラグコ１６を出力１．な
い。

１ｉｉ）　　第２の訂正回路３１にｔよ二次フラグ３６
の代わりにパリティ回路７０のパリティ出方７１が入方
される。

第８図の回路は、まず第１の訂正回路３２にお計−次フ
ラグ３５を用いた一次出力３４のＰＥｃに上る訂正を行
い、次に第２の訂正回路３１においてパリテ・ｆ出カフ
１をフラグとして用いた二次出力３８のＰＥｃによる訂
正を行う。したがって、第８図の回路が訂正できる誤シ
は、 １）各記憶モジュール３０の一次出力３４の（Ｍ−１−
１）ビット中１ビットの誤シ、 ｉｉ）　　（Ｎ＋１）個の記憶モジュール３（）各々に
おいて同時に出力される一次出力３４のうち、１１１Ｎ
の記憶モジュール３０の一次出力３４に含°まれ、かつ
第１の訂正回路３２での訂正後の一次訂正出力３７のパ
リティ検査結果が異常となる複数ビットの誤り、 の２種類である。これらの誤シは同時に存在してもよい
。また、記憶ブロック２は二次フラグを出力しないので
、第５図の記憶ブロックに比べ簡単に構成できる。

第９図は本発明の基本構成を適用した記憶Ｐ置のさらに
他の実施例であシ、第５図の実施例と以下の点が異なる
記憶装置をボす。

１）記１．Ｑブロック２ｔよ一次出力３４を出力ぜず、
第１０ＷＪ正回路３２がない。−人出力３４ｔ」直接セ
１／クタ３３に入力され、同時にパリティ回路７０にも
入力される。

ｉｉ）二次フラグ３６とパリディ回路７０のバリツブ・
ｆ出カフ１との論理和をと９１複合フラグ７２とする。

１ｉｉ）ｆｉ２の訂正回路３１にｔＪ、二次フラグ３６
０代わシに複合フラグ７２が入力される。

第９図の回路は、−人出力：３４のバリアー・ｆ回路７
０によるパリアイ検査結果と二次フラグ３Ｃ逼とをフラ
グとして併用し、第２の訂正回路：ｔｌに卦いて二次出
力′旧０ＰＥＣによる訂正を行５゜Ｌ５たかつ〔、第９
図の回路が訂正できる誤りは、（Ｎ・＋Ｂ個の記憶モジ
ュール３０各々において同時に出力さｉする一次出力３
４のうち、１個の記憶モジュール３０の一次出力３４に
含まれる複数ビットの誤！〕である。この誤シは二次フ
ラグ３６に表示される欠陥によるｎＱりでも、あるいは
−人出力３４のパリティ検査結果が異常となるような誤
シでもどちらでもよい。また、記憶ブロック２は一次フ
ラグを出力しないので、第５図の記憶ブロックに比べ簡
単に構成できる。

第１Ｏ図はさらに本発明の基本構成を適用した複ブロッ
ク群構成の記憶装置の一実施例であシ、Ｎ個の記憶モジ
ュール３０と１個のパリディセレクタ８０から成るブロ
ック群８１を２個、および二次セレクタ８２．第２の訂
正回路３１を各々１個とから構成される装置 憶ブロック２と第１の訂正回路３２およびセレクタ：３
３から構成される。記憶ブロック２はアクセスにより（
Ｍ４−Ｌ＋１）ビットづつの一次出力３４および一次フ
ラグ３５を第１の訂正回路３２へ出力し、また１ビツト
の二次フラグ３６を出力する。一・人出力３４はＭビッ
トの情報ビット，Ｌビットの二次パリディビット，１ビ
ツトの一次パリテイビットから構成される。第１の訂正
回路３２は（Ｍ−１−Ｔ，）ビットまた１。

ＣＭ＋Ｌ＋１）ビットの一次訂正出力３７を出力し、そ
のうち一次出力３４の情報ビットに対応するＭピットの
訂正情報ビット８３がセレクタ３３へ、二次パリティビ
ットに対応するＬビットのＮＪ訂正次バリデイビット８
４がパリティセレクタ８｛｝へ各々入力される。セレク
タ３３は記憶モジュール３０１σに訂正情報ビット８３
から１ビツトの二次出力３８を選択し、パリティセレク
タ８０はブロック群８１毎に訂正二次パリティビット８
４のＬＸＮビット中から１ビツトのブロックパリティ８
５を選択する。各ブロック群８１において、記憶モジュ
ール３０毎に１ビツトづつＮビットの二次出力３８およ
び互いに他のブロックｆｉ工“８１の１ビツトのブロッ
クパリティ８５から二次出力群８６を構成し、記憶モジ
ュール３ｏ毎に１ビツトづつＮビットの二次フラグ３６
から二次フラグ群８７を構成する。一方のブロック群８
１からのこれら二次出力群８６と二次フラグ群８７が二
次セレクタ８２にょシ選ばれて第２の訂正回路３ｌへ入
力される。氾２の訂正回路３１はＮビットの最終出力３
９を出力１る。

ここで、一次出力３４中の一次パリディピットは他の（
Ｍ−｝Ｌ）ビットのパリティビットとし、二次出力群８
６中のブロックパリティを」、他のＮピットのパリディ
ビットとする。また、−次フラグ３５卦よび二次フラグ
３Ｉ３は第５図の実施ｆｉｌに卦けるそノ１．らと同様
、−送出力３４の各１ビツトおよび２ビツト以」二に各
々影／／ｒ）、Ｉする記憶ブロック２の欠陥の有無を表
示する。

第１０図の回路は、まずＭｌの訂正回路３２において一
次フラグ３５金用いて一次出力３４をｒＥＣにより訂正
し一次訂正出力３７とする。次に第２の訂正回路３１ニ
おいて二次セレクタ８２で選ばれた二次フラグ群８７を
用いて、同じく二次セレクタ８２で選ばれた二次出力群
８６をＰＥＣにより訂正し最終出力３９とする。したが
って第５図の回路とほぼ同様に、第１０図の回路が訂正
できる誤シは次の２種類であυ、これらは同時に存在し
てもよい。

１）各記憶モジュール３０の一次出力３４の（Ｍ＋Ｌ＋
１）ビット中１ビットの誤り。

１１）二次出力群８６の（Ｎ＋１）ビット中１ビットの
誤り、すなわち、両ブロック群８１を合わぜて２　Ｘ　
Ｎ　個の記憶モジュール３０各々において同時に出力さ
れる一次出力３４のうち、１個の記憶モジュール３０の
一次出力３４に計１しる複ｖ１．にットの誤り。

１１１３．０図の回路では、１個の記憶モジュール３０
の一次出力３４中に情報ビットと二次バリデ・ｆビット
が両方含まれる。したがって、二次フラグ３６が欠陥を
表示する場合、情報ビットと二次バリデ・ｆビットの両
方に誤シが含まれることがある。しかし、二次出力群８
６のパリティビットであるブロックパリティイ８５は、
他の二次出力とｔｊ、赤外るブロック群の二次パリディ
ビットから選択される。したがつて、１個の記憶モジュ
ール３（）に含ま引、る欠陥によって二次出力群８６中
２ビット以」二が誤りとな、テ）ことｔよない。なお、
二次フラグ群８１はＮピッｌであシ、ブロックパリティ
８５に対応するフラグを含まないが、最終出力３９はバ
リディビットを含む必要はなく、問題はない。また、以
上の説明ｔよブロック群８１が２個の場合であるが、一
般に■（個の場合についても全く同様な記憶装置が宿成
さｈる。

第１Ｏ図の回路では記憶モジュール３０の数は最終出力
３９０ビツト数Ｎの整数倍となる。通常Ｎの値は２のべ
き乗であることが多（，１５１ｉ１＋の１０１路におけ
る記憶モジュール３０の数Ｎ＋１よりも　９９言計上利
点が多−い。

第１１図は本発明の基本構成を適用した複ブロック群構
成の記憶装置の他の実施例であシ、第１０図の実施例と
以下の点が異なる記憶装置を示す。

ｉ）−次訂正出力３７はセレタク３３．ツク１ノテイセ
レクタ８０と同時にノくリテイ回路７０にも入力される
。（外お、−次訂正出力３７ハノ）リテイビットを含め
た（Ｍ＋Ｌ＋１．）ビットとする。）ｉｔ）　　二次フ
ラグ３６とパリティ回路７０σ）ノくリテイ出カフ１Ｌ
の論庁和をとシ複合フラグ７２とする。

１１ｊ）二次用カフＩ？、８６は二次フラグ関の代わり
に複合フラグ７２を用いて構成される。

第１１図の回路は、まず第１の訂正回路３２において一
次フラグ３５を用いた一次出力３４のＰＥＣによる訂正
を行う。このとき訂正され外い謔シが奇数ビットちれば
、−次訂正出力３７をノ（リテイ回路７０によりパリテ
ィ検査することにより、）（リテイ出カフ１が°゛１．
”となる。したがって二次フラグ°３６が“１″でなく
とも複合フラグ７２が′１”とたり、この誤りは１１ｃ
２の訂正回路３１においてＰＥＣによシ訂正される。例
えば−次７ラグ３５．二次ノラグ３Ｇ共欠陥を表示しな
いにもかかわらず一次出力３４が誤りとなる場合、第１
の訂正回路３２では訂正さ３１．ない。ＰＰ。

１１図の回路は、第１０図の回路が訂正できる照υに加
え、この上うな誤シも訂正できる。なお、パリティ回路
７０は第１の訂正回路３２のバリディ検査全行う回路を
共用してもよい。

第１２図は本発明の基本構成を適用（７た祈ブロック群
構成の記憶装置の別の実施例であシ、第１１１図の実施
例と以下の点が異なる記憶装置を示す。

Ｉ）−次訂正出力３７　ｉｊ、セレクタ３３．パリディ
ーヒレフタ８０と同時にパリティ回路’７＋１にも入力
される。（なお、−次訂正出力３７　ｒＪ：パリティピ
ットを含めた（Ｍ＋Ｌ＋１）ビットとず名。）ｉｉ）記
憶ブロック２紘二次フラグ３６ヲ出力しない。

ｉｎ）　　二次出力群８６し二次フラグ３６の代わりに
パリティ回路７０のパリティ出カフ１を用いて↑＋’Ｙ
　ｒＴ！Ｅされる。

第１２図の回路は、まず第１の訂正回路３：２において
一次フラグ３５を用いた一次出力３４ＯＰＥＣによる訂
正を行い、次に第２の訂正回路３１に卦いてパリティ出
カフ１をフラグとして用いた二次出力群８６のＰＥＣに
よる訂正を行う。したかつで、第１２図の回路が訂正で
きろ誤りは、 １）各記憶モジュール３０の一次出力３１の（ｂｙ日）
ビット１１１ビットの誤り、 １；）両プｒ１ツク群８１を自わ、山′τ−２＞＜　Ｎ
個の記憶モジト−ル／１０各ｋ　ｌ？：　ｍいて同時に
出力さ：ｊしる一次出力３４のうち、１個の記憶モジュ
ール３゜の−・次出力３４に含まれ、かつ第１の訂正回
路３２での訂正後の一次訂正出力３７のパリテ・イ検査
結果が異潜となる複数ビットのＮ！％シ、の２種類であ
る。これらの誤り　ｔｉ：同１ｒｙに存在ｌ〜てもよい
。また、記憶ブロック２は二次フラグを出力しないので
、第１θ図の記憶ブｒ１ツクに比べ（ｉｉｉ　−Ｑｊに
構成できる。

第１３図は本発明の基本構成な適用した複ブロック群構
成の記憶装置のさらに他の実施例であり、第１θ図と以
下の点が異る記憶装置を示す。

：）記憶フロック２は一次出力３１を出力ぜず、第１の
］正回路３２がない。−・次出力３４に直接セレクタ３
３．パリディセレクタ８０に入力さノＬ１同時にパリテ
ィ回路７０にも入力される。

ｉｉ）二次フラグ３６とバリディ回路７ｏのパリディ出
カフ】との論理和をとシ、複合フラグ７２とする。

ｉｉｉ　）　　二次出力群８６は二次フラグ３６の代わ
！Ｄ　Ｋ　ＥＱ合フラグ７２を用いで構成される。

第１３図の回路は、−次出力３４のバリブイ回路７０に
よるパリティ検査結果と二次フラグ；（６とをフラグと
して併用し、第２の訂正回路３１において二次出力群°
８ＧのＰＥＣによる訂正を行う。し、たがって、第１３
図の回路がｉｉｉ正てきる誤シは、２×Ｎ個のｔ１１憶
モジュール３０各々において同時に出力される一次出力
３４のうち、１個の記憶モジュール３ｏの一次出力３４
に含まれる複数ビットの誤υである。ご−の誤シは二次
フラグ３６に表示される欠陥に上る誤１）でも、あるい
は−次出力３４のパリティ検刹１結果が異常となるよう
な誤りでも、とららてもよい。また、記１意ブロック２
は一次フラグを出力しないので、第５図の記憶ブロック
に比べｆバ１単に構成できる。

発明の効果 以−Ｅ−説明したように、本発明にビット配列の各行、
各列に付加したパリティビットと欠陥）ｌ−；示フラグ
を併用することにより、少たい冗長ハ［、金物量で多く
の欠陥による誤りを訂正できる利点がある。また、本発
明で訂正可能な誤りのパターンは、記憶装置の構成上、
実際に生じ易いパターンに適合しておシ、欠陥救済が効
率的に行える利点がある。さらに欠陥表示フラグをアク
セス毎に設定することによυ、製造後、あるいヲ二に試
験後に生じた欠陥を救済できる利点もある。

【図面の簡単な説明】

第１図は本発明における記憶装置、の基本構成を示すｒ
全図、第２図は本発明の基本構成の一実施例、ｇｆｔ、
　ａ図ａ　＋　１）　＊　ｅ　＊　ｄは第２図の動作の
説明図、第４図は第２図における行訂正の第２の訂正回
路の具体的構成例、嬉５図は本発明を適用した記憶装置
の一実施例、第６図は記憶ブロックの一幇成例、第７図
〜第９図はそれぞれ本発明を適用した記憶装置の他の実
施例、第１０図〜第１３図はそれぞれ本発明の基本構成
を適用した複ブロック群構成の記憶装置の実施例である
。 １・・・記憶装置、２・・・記憶ブロック、３・・・デ
ータビット、４・・・欠陥表示フラグ、２ｏｏ・・・切
替回路、５・・・データラッチ、６・・・フラグラッチ
、７・・・行訂正の第２の訂正回路、８・・・列訂正の
第１の訂正回路、９・・・打釦°のパリティ検査結果、
ｌｏ・・・行毎の欠陥数、１１・・・列毎のパリティ検
査結果、１２・・・列毎の欠陥数、１３・・・行毎のパ
リティ検を結果、１４・・・行毎の欠陥数、２０・・・
回路ブロック、２１・・・パリティ信号、−２２・・・
単欠陥信号、２３・・・訂正信号、２４・・・反転信号
、２５・・・複欠陥信号、２６・・・リセット信号、３
ｏ・・・記憶モジュール、３１・・・第２の訂正回路、
３２・・・第１の訂正回路、３３・・・セレクタ、３４
・・・−次出力、３５・・・−次フラグ、３６・・・二
次フラグ、３７・・・−次訂正出力、３８・・・二次出
力、３９・・・最終用ツバ５０・・・サブブロック、５
１・・・欠陥検出ブロック、５２・・・制御用、５３・
・・−次検出器、５４−　：ｑ−ニット、！’５５　・
”　Ｐ、４０８ＦＵ；’ｌ’　、　　５Ｇ　−Ｔ　＄１
−、５７・・・Ｗ線、５８・・・Ｃ線、５９・・・二次
検出器、６０・・・ａ１１点、６１・・・節点、７０・
・・パリティ回路、７１・・・パリティ出ブハ７２・・
・複合フラグ、８０・・・パリティセレクタ、８１・・
・ブロック群、８２・・・二次セ１／クク、８３・・・
削正情報ビット、８４・・・訂正二次パリディピッ）、
１７５．・・ブロックバリディ、）３６・・・二次出力
群、８゛１・・・〕二次フラグ１７へ特許用ＭｉＮ人　
「１木電イＨ”ＩＹＩ　話’Ａ社代理人ブｒ理士　玉　
轟　　久　１１部（外３名ン 第　３ ０］ＩＩ丁１２ Ｃｄ

Claims (1)

1. 【特許請求の範囲】 （１）複数の記憶ブロックからなり、アクセスにより該
   記憶ブロックから送出されたビットをもって構成される
   （Ｍ−１−１）行、（Ｎ−）１）列のビット配列を出力
   する記憶装置において、前記ビット配列の各行（Ｎ−）
   １）ビット中の１ビツトを他のＮビットのパリティビッ
   トとし、かつ前記ビット配列の各列（Ｍ−）１）ビット
   中の１ビツトを他のＭビットのバリディビットとし、前
   記ビット配列の各ビットが所属する前記記憶ブロック各
   々の欠陥の有無企表示する欠陥表示フラグを前記ビット
   配列の各ビット対応に設け、前記ビット配列の各列毎に
   バリディ検査および欠陥を表示している前記欠陥表示フ
   ラグの個数が１個か否かの検査を行い、該個数が１個の
   場合には、該列のパリティ検査結果が正常のとき該欠陥
   表示フラグ奢リセットし、該列のバリディ検査結果が異
   常のとき該欠陥界示フラグをリセットすると共に該欠陥
   表示フラグに対応するビットを反転する第１の訂正回路
   と前記ビット配列の各行毎にパリティ検査および欠陥の
   有無を表示する前記欠陥表示フラグの個数が１個か否か
   の検査を行い、該個数が１個の場合に０１、該行のパリ
   ディ検査結果が正常のとき該欠陥表示フラグをリセット
   し、該行のパリデ・１検１ｊ、結果が異常のとき該欠陥
   表示フラグをリセットすると共に賄欠陥表示フラグに対
   応するビットを反転する梢２の訂正回路とを備えてなり
   、アクセスに対し前記列訂正を行う第１の訂正回路と前
   記行訂正を行う第２の訂正回路を交互に動作させるｌ、
   ｌＩｖ？回路によシ切替えることを特徴とする記憶装置
   。 （２）　　（Ｎ＋１）個の記憶ブロックからなり、該名
   記憶ブロック０：アクセスによυ（へグ→−１）ビット
   の一次出力を出力し、該各記憶プａツク毎に該−次出力
   から１ビツトづつ選択した（Ｎ＋、Ｘ）ビット宛二次出
   力とする記憶装置において、前記−次出力中１ビットを
   他の・Ｍビットのパリティビットとし、かつ前記二次出
   力中１ピッ）ｔ−他のＮビットのパリテイピットと１７
   、前記記憶ブロックの欠陥のうち前記−吹出力中の各１
   ビツトに影響する欠陥の有無を表示する一次フラグを該
   −送出力の各ビット対応に設け、前記記憶ブロックの欠
   陥のうち前記−送出力中２ビット以上に影響する欠陥の
   有無を表示する二次フラグを前記各記憶ブロック対応に
   設け、前記各記憶ブロック毎に前記−送出力のパリティ
   検査を行い、該ノクリテイ検査結果が異常のとき欠陥を
   表示している前記−次フラグに文１応するビットを反転
   する第１の訂正回路と１．ｔ−（′ｌ）　Ｐ前記二次出
   力のパリティ検査を行い、カテ二次１ｔｒｌ力のパリテ
   ィ検査結果が異常のとき、該二次１」１力のうち欠陥を
   表示している前記二次フラグに対応する前記記憶ブロッ
   クから選択さｆｔたビットを現車々する第２の訂正回路
   を備えたことを特徴とする記憶装置。 （３）’（Ｎ＋１）個の記憶ブロックからなり、該名記
   憶ブロックはアクセスによりＯａ＋ｉ）ビットの一次出
   力を出力し、該各記憶ブロック毎に該−送出力から１ビ
   ツトづつ選択した（Ｎ＋１）ビットを二次出力とする記
   憶装置、において、前記−吹出力中１ビットを他のＭビ
   ットのパリティビットとし、かつ前記二次出力中１ビッ
   トを他のＮビットのパリディビットとし、前記記憶ブロ
   ックの欠陥のうち前記−吹出力中の各１ビツトに影響す
   る欠陥の有無を表示する一次フラグを該−送出力の各ビ
   ット対応に設け、前記記憶ブロックの欠陥のうち前記−
   吹出力中２ビット以上に影響する欠陥の有無を表示する
   二次フラグを前記各記憶ブロック対応に設け、前記各記
   憶ブロック毎に前記−送出力のパリディ検査を行い、該
   パリティ検査結果が異常のとき欠陥を表示している前記
   −次フラグに対応するビットを反転する第１の訂正回路
   と、その後再び前記−送出力の二回目のパリティ検査を
   行うとともに、前記二次出力のパリティ検査を行い、該
   二次出力のパリティ検査結果が異常のとき、該二次出力
   のうち欠陥を表示している前記二次フラグに対応する前
   記記憶ブロックから選択されたビットか、または前記−
   送出力の二回目のバリテ・１検査が界雷である前記記憶
   ブロックから選択されたビットを反転する第２の訂正回
   路金儲えたことを特徴とする記憶装置６ （４）　　（Ｎ−１−１）個の記憶ブロックからなシ、
   該各記１意フ゛ロックはアクセスによυ（Ｎ＋１）ビッ
   トの一次出力を出力し、該各記憶ブロック毎に該−・送
   出力から１ビツトづつ選択し、た（Ｎ＋１．、）ビット
   を二次出力とする記憶装置においで、前記−吹出力中１
   ビットを他のＭビットのパリティビットとし、かつ前記
   二次出力中１ビットを他のＮビットのパリディビットと
   じ、前記記憶ブロックの欠陥のうち前記−吹出力中の各
   １ビツトに影響する欠陥の有無を表示する一次フラグを
   該−送出力の各ビット対応に設け、前記各記憶ブロック
   毎に前記−送出力のパリディ検査を行い、該パリティ、
   検査結果が異常のとき欠陥を表示し−〔いる前記−・次
   フラグに対応するビットを反転する第１の８１’　ｊＥ
   回路と、その後円び前記−送出力の二回目のパリブイ↑
   へ査を行うとともに、前記二次出力のパリディ検査を行
   い、該二次出力のパリティ検イを結果が塁常のどき、前
   記二次出力のうち前記−次ＩＪ力の二回目のパリディ検
   査結果が異常である前記記憶ブロックから選択されたビ
   ットを反転する第２の訂正回路を備えたことを特徴とす
   る記憶装置。 （５）　　（Ｎ＋１）個の記憶ブロックからな９、該各
   記憶ブロックはアクセスにより（Ｒ４−１−１，）ビッ
   トの一次出力を出力し、該各記憶ブロック毎に該−送出
   力から１ビツトづつ選択した（Ｎ・１・１）ビットを二
   次出力とする記１意装置において、前記−吹出力中１ビ
   ットを他のＭビットのパリティビットとし、かつ前記二
   次出力中１ビットを他のＮビットの、Ｆリテ・イビツト
   とし、前記記憶ブロックの欠陥のうち前記−・吹出力中
   ２ビット以」二に影ηでする欠陥の有無を表示する二次
   フラグを前記名記憶ブロック対応に設け、前記名記憶ブ
   ロックイびの前ｆｔｃ−次出力のパリティ検査と前記二
   次出力のパリゾ（ｔＭＥｌ’ｆ：とを行い、該二次出力
   のパリディ検査結果が異常のとき、該二次出力のうち欠
   陥を表示している前記二次フラグに対応する前記記憶ブ
   ロックから選択されたビットか、または前記−送出力の
   パリディ検査結果が異常である前記記憶ブロックから選
   択されたビットを反転する第２の訂ｒＬ回路を備えたこ
   とを％　ｉ敦とする記１意装置Ｈ１゜（６）Ｋ個のブロ
   ック群から六Ｊ）、！￥〈名ブロック１７’はＮ個の記
   憶ブロックから構成され、該各記惧ブロックはアクセス
   により（入り→Ｌｉｄ）ビットの一次出力を出力Ｌ７、
   該−吹出力はＭビットの情報ビット、Ｌビットの二次パ
   リディビット、１ビットの一次パリテイビットから構成
   さ、ｌＬ１アクセスさｔｔｆ（アドレスに応じて前記ブ
   ロック１１Ｙ′の一つを選択し、該ブロック群中の前記
   各記憶ブロック毎に前記情報ビットから１ビツトづつ選
   択しでなるＮビットと、該ブロック群以外のブロック群
   に倉まれる前記記憶ブロックの前記二次パリティビット
   のうちから選択した１ビツト七を（Ｎ−）１）ビットの
   二次出力とする記憶装置において、前記−吹出力中の前
   記−次バリテイビットを他の（Ｍ−１−Ｌ）ビットのパ
   リティビットとし、かつ前記二次出力中の前記二次パリ
   ティビットを他のＮビットのパリティビットとし、前記
   記憶ブロックの欠陥のうち前記−吹出力中の各１ビツト
   に影響する欠陥の有無を表示する一次フラグを旧−吹出
   力の名ビット対応に設け、前記記憶ブロックの欠陥のう
   ち該−吹出力中２ビット以上に影響する欠陥の有無を表
   示する二次フラグを前記各記憶ブロック対応＆ｒ、設け
   、該各記憶ブロック毎に前記−吹出力のパリディ検査を
   行い、該バリデーｆ検査結果が異常のとき欠陥を腔示し
   ２ている前記−次フラグに対応するビットを反転する第
   １の訂正回路と、イの後前記ニー次＃１４．力のバリブ
   イ検査を行い、該二次出力のパリディ検査結果が異常の
   とき前記二次出力のりり欠陥を表示している前記二次フ
   ラグに夕月ｔスする前記記憶ブロックから選択されたピ
   ッ）１反転−ｊ７）第２の訂正回路を備えたことを特徴
   とす””　Ｉｆ−’＋憤り・）Ｓｎ。 （７）Ｋ個のブロック群からなり、該各ブロック群はＮ
   個の記憶ブロックから桁成さＪｌｌ、該各記１，３ブロ
   ツ、ｌｆｔアクセスによ＃）（＋’１トドＬ１・１）ビ
   ットの−・吹出力を出力し、該−吹出力しにＭビットの
   情報ビット、■、ビットの二次パリ・Σ゛−ｆ−ｆビツ
   トツトの一次パリブ・ｆビットからｔ１ｑ成され、アク
   セスされたアドレスに応じて前ｉｉコブロック群の一つ
   をｊカ択し、該ブロック群中の前記各記憶ブロック毎に
   前記情報ビットから１ビツトづつ選択してなるＮビット
   と、該ブロック群以外のブロック群に含まれる前記記憶
   ブロックの前記二次バリディピットのうちから選択した
   １ビツトとを（Ｎ＋１）ビットの二次出力とする記憶装
   置において、前記−吹出力中の前記−次パリテイピット
   を他の（Ｍ＋Ｌ）ビットのパリティビットとし、かつ前
   記二次出力中の前記二次パリティビットを他のＮビット
   のパリティビットとし、前記記憶ブロックの欠陥のうち
   前記−吹出力中の各１ビツトに影響する欠陥の有無を表
   示する一次フラグを該−吹出力の各ビット対応に設け、
   前記記憶ブロックの欠陥のうち該−吹出力中２ビット以
   上に影響する欠陥の有無を表示する二次フラグを前記各
   記憶ブロック対応に設り、該各記憶ブロック毎に前記−
   吹出力のパリティ検査を行い、該パリティ検査結果が異
   常のとき欠陥を表示している前記−次フラグに対応する
   ビットを反転する第１の訂正回路と、その後再び前記−
   吹出力の二回目のパリティ検査を行うとともに前記二次
   出力のパリブイ検査を行い、該二次出力のパリディ検査
   結果が異常のとき前記二次出力のうち欠陥を表示し、て
   いる前記二次フラグに対応する前記記憶ブロックから選
   択されたビットか、または前記−吹出力の二回目のパリ
   ディ検査結果が異常である前記記憶ブロックから選択さ
   れたビットを反転するＭ２０訂正回路を備えたことを特
   徴とする記憶装置。 （８）Ｋ個のブロック群からなシ、該各ブロック群はＮ
   個の記憶ブロックから構成され、該各記憶フ゛ロックは
   アクセスによ、６（λトドＬ　＋１　）ビットの一次出
   力をｔｔｆ力し、該−吹出力はＭビットの１Ｗ報ビツト
   １１．ｉビットの二次バリディピット、１ビツトの一次
   バリディビットから構成され、アクセスされたアドレス
   に応じて前記ブロック群の一つを選択し、該ブロック群
   中の前記各記憶ブロック毎に前記情報ビットから１ビツ
   トづつ選択してなるＮビットと、該ブロック群以外のブ
   ロック群に含まれる前記記憶ブロックの前記二次バリデ
   ィピットのうちから選択した１ビツトとを（Ｎ＋１）ビ
   ットの二次出力とする記憶装置において、前記−次出力
   中の前記−次パリテイピットを他の（Ｍ＋Ｌ）ビットの
   パリティビットとし、かつ前記二次出力中の前記二次パ
   リティビットを他のＮビットのパリディビットとし、前
   記記憶ブロックの欠陥のうち前記−次出力中の各１ビツ
   トに影響ずふ欠１ψの有無を表示する一次フラグを該−
   送出力の各ビット対応に設け、該各記憶ブロック毎に前
   記−送出力のパリティ検査を行い、該パリティ検査結果
   が異常のとき欠陥を表示している前記−次フラグに対応
   するビットを反転する第１の訂正回路と、その後再び前
   記−送出力の二回目のパリティ検査を行うとともに前記
   二次出力のパリディ検査を行い、該二次出力のパリティ
   検査結果が異常のとき前記二次出力のうち前記−送出力
   の二回目のパリティ検査結果が異常である前記記憶ブロ
   ックから選択されたビットを反転する第２の訂正回路を
   備えたことを特徴とする記憶装置。 （９）Ｋ個のブロック群からなシ、該各ブロック群はＮ
   個の記憶ブロックから構成さＪｌｌ、該各記憶ブロック
   はアクセスにより（Ｍ−）Ｔ、＋１）ビットの一次出力
   を出力し、該−送出力はＮビットの情報ビット、Ｌビッ
   トの二次パリティビット、１ビツトの一次パリテイビッ
   トから構成され、アクセスされたアドレスに応じて前記
   ブロック１）Ｃの−・つを選択し、該ブロック群中の前
   記名記憶ブロック毎に前記情報ビットから１ビツトづつ
   選択してなるＮビットと、該ブロック群以外のブロック
   群に含まれる前記記憶ブロックの前記二次パリディビッ
   トのうちから選択した１ビツトとを（Ｎ＋Ｊ、）ビット
   の二次出力とする記憶装置において、前記−次出力中の
   前記−・次パリディビットを他の（Ｍ−１−Ｊ、　）ビ
   ットのパリティビットとし、かつ前記二次出力中の前記
   二次パリディビットを（ｔｌ！のＮビットのパリティビ
   ットとし、前記記憶ブロックの欠陥のうち前記−次出力
   中２ビット以」二に影響する欠陥の有無を表示する二次
   フラグを前記各記憶ブロック対応に設け、該各記憶ブロ
   ック毎の前記−送出力のパリティ検査と前記二次出力の
   パリディ検査とを行い、該二次出力のパリディ検査結果
   が異常のとき前記二次出力のうち欠陥を表示している前
   記二次フラグに対応する前記記憶ブロックから選択され
   たビットか、また杜前記−次出力のパリディ検査結果が
   異常である前記記憶ブロックから選択されたビットを反
   転する第２の訂正回路を備えたことを特徴とする記憶装
   置。