JPS5984392A - Virtual memory connecting system - Google Patents
Virtual memory connecting systemInfo
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- JPS5984392A JPS5984392A JP57194524A JP19452482A JPS5984392A JP S5984392 A JPS5984392 A JP S5984392A JP 57194524 A JP57194524 A JP 57194524A JP 19452482 A JP19452482 A JP 19452482A JP S5984392 A JPS5984392 A JP S5984392A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
Description
【発明の詳細な説明】
本発明は、情報処理装置に於ける仮想アドレス方式に関
するもので、特に仮想記憶連絡のアドレス空間指定方式
に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a virtual address system in an information processing apparatus, and particularly to an address space designation system for virtual memory communication.
従来、この種の情報処理装置は、第１図に示すように、
アドレス空間ＡのプログラムＡがアドレス空間Ｂのデー
タをアクセスするとき。Conventionally, this type of information processing device, as shown in FIG.
When program A in address space A accesses data in address space B.
■ プログラムＡが、共通領域と交信可能なモードにな
る。■ Program A enters a mode in which it can communicate with the common area.
■ 共通領域に交信のためのサービス要求ブロック（以
下ＳＲＢと略す）をスケジュールし。■ Schedule a service request block (hereinafter abbreviated as SRB) for communication in the common area.
ディスパッチャを介してＳＲＢに制御権を渡す。Transfer control to the SRB via the dispatcher.
■ ＳＲＢルーチンが、プログラムＢをポストする。■ SRB routine posts program B.
■ プログラムＢが、実行をはじめる。■ Program B starts running.
■ プログラムＢが、共通領域と交信可能なモードにな
る。■ Program B enters a mode in which it can communicate with the common area.
■ プログラムＢが、共通領域へデータを書く。■ Program B writes data to the common area.
■ 再び８ＲＢをスケジュールし、ディスパッチャを介
してＳＲＢに制御権を渡す。■ Schedule 8RB again and pass control to SRB via the dispatcher.
■ ＳＲＢルーチンは、プログラムＡをポストする。■ The SRB routine posts program A.
■ プログラムＡが、共通領域からデータを読む。■ Program A reads data from the common area.
という動作で実行され、したがってオーバヘッドが大き
いという欠点があった。The problem is that the overhead is large.
また、第２図に示されるように、仮想記憶連絡機能、す
なわちクロス・メモリ機能をもちいて。Furthermore, as shown in FIG. 2, a virtual memory communication function, that is, a cross memory function is used.
■ プログラムＡが、プログラムＢに対して仮想記憶量
連係の機能を実行する。(2) Program A executes a virtual memory capacity linkage function for program B.
■ プログラムＢが、仮想記憶量移動の機能を実行する
。■ Program B executes the function of moving the amount of virtual memory.
という動作で実行することも可能であるが、この場合に
おいても、プログラムＡ、プログラムＢで使用すべき引
数データ及びスタックデータは、それぞれの属するアド
レス空間の間で、それらデータを転送する必要があると
いう欠点があった。However, even in this case, the argument data and stack data to be used by program A and program B must be transferred between the address spaces to which they belong. There was a drawback.
本発明の目的は、上記欠点を解決し、プロセス内では引
数及びスタックデータに関しては。The object of the present invention is to solve the above-mentioned drawbacks, with respect to arguments and stack data within a process.
あらかじめ指定した仮想アドレスを与え、アドレス空間
の切換が生じても空間の間の転送な不要にできるように
した仮想記憶連絡方式を提供することにある。To provide a virtual memory communication system which provides a virtual address designated in advance and eliminates the need for transfer between spaces even if address spaces are switched.
本発明によれば、セグメント化された仮想記憶を有し、
仮想アドレスがベース・レジスタの値、インデックス・
レジスタの値及びオペランドのディスプレイスメントの
和によって示される情報処理装置において、前記ベース
・レジスタのセグメント部が少なくとも１つの指定され
た値と一致するとき、仮想アドレスが現在のアドレス空
間ではなくそのプロセスのホームアドレス空間、すなわ
ちプロセスが起動された時の空間にマツピングされてい
るようにアドレス変換することを特徴とする仮想記憶連
絡方式が得られる。According to the present invention, having a segmented virtual memory,
The virtual address is the base register value, index
In an information processing device indicated by the sum of a register value and an operand displacement, when the segment part of the base register matches at least one specified value, the virtual address is not in the current address space but in the process. A virtual memory communication method is obtained which is characterized in that addresses are translated so that they are mapped to the home address space, that is, the space at the time the process is started.
次に１本発明について図面を参照して詳細に説明する。Next, one embodiment of the present invention will be explained in detail with reference to the drawings.
第６図は本発明の仮想記憶連絡方式を実現する回路の一
実施例の構成を示すブロック図である。図において、１
はアドレス・ベース・レジスタ、２はアドレス・インデ
ックス・レジスタ。FIG. 6 is a block diagram showing the configuration of an embodiment of a circuit implementing the virtual memory communication method of the present invention. In the figure, 1
is the address base register, and 2 is the address index register.
３はアドレス・ディスプレイスメント・レジスタ、４は
アドレス加算器、５は論理アドレス・レジスタ即ち仮想
アドレス・レジスタ、６はセグメント番号識別回路、
７．８．９はそれぞれアドレス空間識別レジスタＡ、Ｂ
、０，１０．１１は切換回路、１２はアドレス変換回路
、１３は実アドレス・レジスタを示している。3 is an address displacement register, 4 is an address adder, 5 is a logical address register or virtual address register, 6 is a segment number identification circuit,
7.8.9 are address space identification registers A and B, respectively.
, 0, 10.11 is a switching circuit, 12 is an address conversion circuit, and 13 is a real address register.
第４図は本発明のアドレス空間の対応を示すブロック図
である。次に、第４図を参照しながら、第３図で示され
た回路の動作を説明する。FIG. 4 is a block diagram showing the correspondence of address spaces according to the present invention. Next, the operation of the circuit shown in FIG. 3 will be explained with reference to FIG.
今、ディスパッチャによりアドレス空間Ａのプロセスが
起動され、その中のプログラムＡに制御権が渡されたと
する。アドレス空間Ａのプロセスが起動された時にアド
レス空間識別レジスタＡ７にアドレス空間Ａをホームの
アドレス空間としてホームアドレス空間ＩＤが設定され
る。プログラムＡ実行中に、従来技術であるクロス・メ
モリ機能を介してアドレス空間Ｂにあ空間として第１ア
ドレス空間ＩＤが設定される。Assume that a process in address space A is started by the dispatcher and control is passed to program A within the process. When a process in address space A is activated, a home address space ID is set in address space identification register A7 with address space A as the home address space. During execution of program A, a first address space ID is set as a space in address space B via the cross memory function of the prior art.
またプログラムＢを実行中にアドレス空間Ｏにあるプロ
グラムＣの持つデータを参照する時。Also, when referring to data held by program C in address space O while executing program B.
クロス・メモリ機能を介してオペランド・アドレスの空
間をアドレス空間Ｃとする命令が発行され、アドレス空
間識別レジスタＣ９にアドレス空間Ｃを第２アドレス空
間として第２１ドレス空間ＩＤが設定される。本発明で
はクロス・メモリ機能を介して空間連絡命令、空間設定
命令により第１アドレス空間及び第２アドレス空間は１
本来のプロセス実行中につぎつぎと変更され得るが、こ
のプロセスのホームアドレス空間は１次のディスパッチ
ング処理まで変動しない。An instruction to designate the operand address space as address space C is issued via the cross memory function, and a 21st address space ID is set in address space identification register C9 with address space C as the second address space. In the present invention, the first address space and the second address space are set to one by the space communication command and the space setting command through the cross memory function.
Although it may change from time to time during the execution of the original process, the home address space of this process does not change until the first dispatching operation.
また、プロセス内で、プログラムＡ、プログラムＢ、プ
ログラムＣ９・・・・・・、プログラムＮ間で共通に必
要とされる引数及びスタックデータには、論理アドレス
に適切なセグメント番号を与えて、そのセグメント番号
がベース・アドレス・レジスタ鴇セグメント部と一致し
ている時は、その論理アドレスの属する空間をホームの
アドレス空間と見做すべく、セグメント番号識別何路６
は、切換回路１１にアドレス識別空間レジスタＡ７を選
択するよう指示する。これにより、プロセス内でもちい
られる引数及びスタックデータは空間が切換えられても
、アドレス空間の間でデータを移送すること゛なく、プ
ロセス内では共通にデータを参照できる。したがって空
間切換後のオーバヘッドを低減することができる。Also, within a process, arguments and stack data that are commonly required among program A, program B, program C9, etc., and program N should be assigned an appropriate segment number to the logical address. When the segment number matches the segment part of the base address register, the segment number identification path 6 is used to treat the space to which that logical address belongs as the home address space.
instructs the switching circuit 11 to select address identification space register A7. As a result, even if the space for arguments and stack data used within a process is switched, the data is not transferred between address spaces, and the data can be referenced in common within the process. Therefore, the overhead after space switching can be reduced.
第５図は、第６図のアドレス変換回路１２の構成を示す
ブロック図である。第５図において。FIG. 5 is a block diagram showing the configuration of the address conversion circuit 12 of FIG. 6. In FIG.
アドレス変換表バッファ（以下ＴＬＢと略す）１２−１
は、少なくともアドレス空間識別子と論理アドレスの一
部と実アドレスを保持しており、論理アドレスの一部の
情報ＬＡ−１によりアドレスされる。比較回路１２−２
はＴＬＢ１２−１内のアドレス空間識別子（ＡＳＩＤｉ
）と切換回路１１で選択されたアドレス空間Ａｓとが一
致しているかどうかを比較する。比較同口１２−３はＴ
ＬＢ１２−１内の論理アドレス（ＬＡｉ）と論理アドレ
スの一部ＬＡ−２とが一致しているかどうかを比較する
。アンド回路１２−４は比較回路１２−２及び１２−３
が一致していること（論理積が“１”であること）を出
力する。ゲート１２−５はこの信号Ｃを受けると有効で
あるとしてＴＬＢ１２−１内の実アドレスを出力する。Address translation table buffer (hereinafter abbreviated as TLB) 12-1
holds at least an address space identifier, part of a logical address, and a real address, and is addressed by information LA-1 of part of the logical address. Comparison circuit 12-2
is the address space identifier (ASIDi) in TLB12-1.
) and the address space As selected by the switching circuit 11 are compared to see if they match. Comparative same mouth 12-3 is T
It is compared whether the logical address (LAi) in LB12-1 matches the logical address part LA-2. AND circuit 12-4 is comparator circuit 12-2 and 12-3
It outputs that they match (the logical product is "1"). When gate 12-5 receives this signal C, it determines that it is valid and outputs the real address in TLB 12-1.
以上より、プロセス実行中にアドレス空間をセグメント
番号により切換えても高速にアドレス変換が実行し得る
ことが判る。From the above, it can be seen that address translation can be executed at high speed even if the address space is switched according to the segment number during process execution.
以上説明したように９本発明によれば、プロセス起動時
にそのホームとなるアドレス空間を記憶し、また特定の
セグメント番号に対し現在のアドレス空間と無関係にホ
ームのアドレス空間を使用させるように構成することに
より、アドレス空間を切換えてもその時の引数及びスタ
ックデータの転送を不要（′″−できるという効果があ
る。As explained above, according to the present invention, the home address space of a process is stored when it is started, and the home address space is configured to be used for a specific segment number regardless of the current address space. This has the effect that even if the address space is switched, there is no need to transfer arguments and stack data at that time.
第１図は従来のアドレス空間の間のデータ移送を示すブ
ロック図、第２図は従来のクロス・メモリの機能を示す
ブロック図、第６図は本発明の一実施例の構成を示すブ
ロック図、第４図は本発明のアドレス空間の対応を示す
ブロック図、第５図は第３図のアドレス変換回路の構成
を示すブロック図である。
１・・・アドレス・ベース・レジスタ、２・・・アドレ
ス・インデックス・レジスタ、６・・・アドレス・ディ
スプレイスメント・レジスタ、４・・・アドレス加算器
、５・・・論理アドレス・レジスタ、６・・・セグメン
ト番号識別回路、７，８．９・・・アドレス空間識別レ
ジスタ、１０．１１・・・切換回路。
１２・・・アドレス変換回路、１２−１・・・アドレス
変換表バッファ、 １２−２．１２−３・・・比較回
路、１２−４・・・アンド回路、 １２−５・・・ゲ
ート、１３・・・実アドレス・レジスタ。FIG. 1 is a block diagram showing data transfer between conventional address spaces, FIG. 2 is a block diagram showing the functions of a conventional cross memory, and FIG. 6 is a block diagram showing the configuration of an embodiment of the present invention. , FIG. 4 is a block diagram showing the correspondence of address spaces of the present invention, and FIG. 5 is a block diagram showing the configuration of the address conversion circuit of FIG. 3. DESCRIPTION OF SYMBOLS 1... Address base register, 2... Address index register, 6... Address displacement register, 4... Address adder, 5... Logical address register, 6... ... Segment number identification circuit, 7, 8.9... Address space identification register, 10.11... Switching circuit. 12... Address conversion circuit, 12-1... Address conversion table buffer, 12-2.12-3... Comparison circuit, 12-4... AND circuit, 12-5... Gate, 13 ...Real address register.
Claims (1)
スがベース・レジスタの値、インデックス・レジスタの
値及びオペランドのディスプレイスメントの和によって
示される情報処理装置において、前記ベース・レジスタ
のセグメント部が少なくとも１つの指定された値と一致
するとき、仮想アドレスを実行中のアドレス空間とは独
立した特定の仮想アドレスとしてマツピングすることを
特徴とする仮想記憶連絡方式。1. In an information processing device having segmented virtual memory and in which a virtual 16 address is indicated by the sum of a base register value, an index register value, and an operand displacement, the segment part of the base register is A virtual memory communication method characterized in that a virtual address is mapped as a specific virtual address independent of an executing address space when the virtual address matches at least one specified value.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57194524A JPS5984392A (en) | 1982-11-08 | 1982-11-08 | Virtual memory connecting system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57194524A JPS5984392A (en) | 1982-11-08 | 1982-11-08 | Virtual memory connecting system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5984392A true JPS5984392A (en) | 1984-05-16 |
Family
ID=16325961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57194524A Pending JPS5984392A (en) | 1982-11-08 | 1982-11-08 | Virtual memory connecting system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5984392A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0327852A2 (en) * | 1988-02-10 | 1989-08-16 | International Business Machines Corporation | Information handling system |
| US5123101A (en) * | 1986-11-12 | 1992-06-16 | Xerox Corporation | Multiple address space mapping technique for shared memory wherein a processor operates a fault handling routine upon a translator miss |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55101180A (en) * | 1979-01-26 | 1980-08-01 | Hitachi Ltd | Address extension unit |
| JPS57143783A (en) * | 1981-02-20 | 1982-09-06 | Ibm | Multiple false address space type data processing system |
-
1982
- 1982-11-08 JP JP57194524A patent/JPS5984392A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55101180A (en) * | 1979-01-26 | 1980-08-01 | Hitachi Ltd | Address extension unit |
| JPS57143783A (en) * | 1981-02-20 | 1982-09-06 | Ibm | Multiple false address space type data processing system |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5123101A (en) * | 1986-11-12 | 1992-06-16 | Xerox Corporation | Multiple address space mapping technique for shared memory wherein a processor operates a fault handling routine upon a translator miss |
| EP0327852A2 (en) * | 1988-02-10 | 1989-08-16 | International Business Machines Corporation | Information handling system |
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