JPS5981920A - アナログスイツチ回路 - Google Patents
アナログスイツチ回路Info
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- JPS5981920A JPS5981920A JP57192952A JP19295282A JPS5981920A JP S5981920 A JPS5981920 A JP S5981920A JP 57192952 A JP57192952 A JP 57192952A JP 19295282 A JP19295282 A JP 19295282A JP S5981920 A JPS5981920 A JP S5981920A
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- Japan
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
- H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
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- Electronic Switches (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、接合型電界効果トランジスタを用いたアナロ
グスイッチ回路に関し、特にそのオン抵抗の非対称性を
改善し２次歪を低減しようとするものである。
グスイッチ回路に関し、特にそのオン抵抗の非対称性を
改善し２次歪を低減しようとするものである。
従来技術と問題点
接合型電界効果トランジスタ（ＦＥＴ）のオン、オフで
アナログ信号をスイッチングする回路では、該ＦＥＴの
オン抵抗がソースドレイン電圧の大きさ及び極性で変動
し、ひいては２次歪の発生原因となる。第１図は従来の
アナログスイッチ回路の一例で、Ｊｏはスイッチング用
のＰチャネル接合型ＦＢ’Ｔ（以下１−ＦＥＴと略ず）
、ＩＤは定電流源、ＥＫはＪ ＦＥＴ Ｊｏをオン
、オフさ−Ｕるもしくは導通度を変えるだめの電圧源、
ＪｌはＪｏのソース電圧検出用のＪ−ＦＥＴである。Ｊ
−ＦＥＴ Ｊｏは電圧ＥＫが高りればソースＳとドレ
インＤとの間のチャネルがゲーＩ Ｇによる空乏層でピ
ンチオフされてオフになり、該電圧が低ければオンにな
る。スイッチング動作の基本は、制御回路（ｆ＆述する
）によって」二記の如く電圧ＥＫを高、低に切換えるこ
とにより行われるが、Ｊ−ＦＥＴＪ＋はこのときＪ−Ｆ
Ｂ”！−Ｊｏのソ−スＳの電圧を検出し、Ｊ ＦＥＴ
Ｊｏのゲート、ソース間電圧ｖｃｓｏがソースＳの
電圧によらず一定になるようにゲー１− Ｇの電圧を補
正する。
アナログ信号をスイッチングする回路では、該ＦＥＴの
オン抵抗がソースドレイン電圧の大きさ及び極性で変動
し、ひいては２次歪の発生原因となる。第１図は従来の
アナログスイッチ回路の一例で、Ｊｏはスイッチング用
のＰチャネル接合型ＦＢ’Ｔ（以下１−ＦＥＴと略ず）
、ＩＤは定電流源、ＥＫはＪ ＦＥＴ Ｊｏをオン
、オフさ−Ｕるもしくは導通度を変えるだめの電圧源、
ＪｌはＪｏのソース電圧検出用のＪ−ＦＥＴである。Ｊ
−ＦＥＴ Ｊｏは電圧ＥＫが高りればソースＳとドレ
インＤとの間のチャネルがゲーＩ Ｇによる空乏層でピ
ンチオフされてオフになり、該電圧が低ければオンにな
る。スイッチング動作の基本は、制御回路（ｆ＆述する
）によって」二記の如く電圧ＥＫを高、低に切換えるこ
とにより行われるが、Ｊ−ＦＥＴＪ＋はこのときＪ−Ｆ
Ｂ”！−Ｊｏのソ−スＳの電圧を検出し、Ｊ ＦＥＴ
Ｊｏのゲート、ソース間電圧ｖｃｓｏがソースＳの
電圧によらず一定になるようにゲー１− Ｇの電圧を補
正する。
一般にＪ−ＦＥＴでは第２図に示す如く飽和領域及び非
飽和領域を持ち、飽和領域では下式が成り立つ。
飽和領域を持ち、飽和領域では下式が成り立つ。
」１式でＶＧＳはゲート、ソース間電圧、ＩＤはドレイ
ン電流、ＩＤ５ｓはＶｃｓ＝Ｏ時の飽和ドレイン電流、
Ｖｐはピンチオフ電圧である。これに対し非飽和領域で
は下式が成り立つ。
ン電流、ＩＤ５ｓはＶｃｓ＝Ｏ時の飽和ドレイン電流、
Ｖｐはピンチオフ電圧である。これに対し非飽和領域で
は下式が成り立つ。
上式でＶＯＳはトレイン、ソース間電圧、ＲｍｉｎばＶ
ＤＳ＝０、ＶＧＳ ＝ ０時のソース、ドレイン間抵抗
である。
ＤＳ＝０、ＶＧＳ ＝ ０時のソース、ドレイン間抵抗
である。
第１図の回路ではＪ−ＦＥＴＪＩのドレイン電流ＩＤＩ
が定電流源ＩＤにより規定される（ＥＫによる逆バイ
アスでＪＯ，、Ｊｌのグー１〜電流は流れない）ので、
（１１式によりそのケート、ソース間電圧ＶＧｓＩ
は一定となる。またＪ ｌ”ＥＴ Ｊｎのゲー１〜
、ソース間電圧ＶＧＳＯもＶ ａｓに関係なく定まるた
め、（２）式をＶ ＤＳについて微分するととなる。従
って、ソース、トレイン間の微分抵抗ＲＯＭは となる。但し、ＶＤｓく０である。
が定電流源ＩＤにより規定される（ＥＫによる逆バイ
アスでＪＯ，、Ｊｌのグー１〜電流は流れない）ので、
（１１式によりそのケート、ソース間電圧ＶＧｓＩ
は一定となる。またＪ ｌ”ＥＴ Ｊｎのゲー１〜
、ソース間電圧ＶＧＳＯもＶ ａｓに関係なく定まるた
め、（２）式をＶ ＤＳについて微分するととなる。従
って、ソース、トレイン間の微分抵抗ＲＯＭは となる。但し、ＶＤｓく０である。
ところで、ＶＤＳ＞０のときＰチャネルのＪ−ＦＥＴは
ＶＧＳに代ってＶＧＤがＩ Ｉ）を支配するので、とな
る。ところが前述したようにＶＧＳが一定である ノこ
め ＶＧＤ””ＶＧＳ ＶＤＳ を（４）式に代入してＲＯＭを求めるととなる。以上の
（３１，（５１式を１νＩｌｌ＞ＩＶＧｓＩ。
ＶＧＳに代ってＶＧＤがＩ Ｉ）を支配するので、とな
る。ところが前述したようにＶＧＳが一定である ノこ
め ＶＧＤ””ＶＧＳ ＶＤＳ を（４）式に代入してＲＯＭを求めるととなる。以上の
（３１，（５１式を１νＩｌｌ＞ＩＶＧｓＩ。
ｌＶｐ ｌ ＞ ｌ Ｖ（、Ｄ Ｉという条件で図示す
ると第３図のようになり、Ｖｒｌｓ〈０ではＲＯＮがＶ
ＤＳ＝Ｏの場合より大きくなり、逆にｖＤｓ＞ｏでは小
さくなり、非対称性を示す。なお第３図ではＶｐ＝ １
．５ Ｖ、Ｖ＋、；Ｓｏ＝ ０．８ Ｖ （ＶＤＳＯ＝
０ ）とした。Ｒ（ＩＮが非対称であると電圧、電流
特性も当然非対称であり、２次歪を生じる。
ると第３図のようになり、Ｖｒｌｓ〈０ではＲＯＮがＶ
ＤＳ＝Ｏの場合より大きくなり、逆にｖＤｓ＞ｏでは小
さくなり、非対称性を示す。なお第３図ではＶｐ＝ １
．５ Ｖ、Ｖ＋、；Ｓｏ＝ ０．８ Ｖ （ＶＤＳＯ＝
０ ）とした。Ｒ（ＩＮが非対称であると電圧、電流
特性も当然非対称であり、２次歪を生じる。
発明の目的
本発明は、スイッチング用、１ＦＥＴのトレイン側から
も電圧を検出してオン抵抗の変化を対称的にし、オン抵
抗を安定化すると共に２次歪を低減しようとするもので
ある。
も電圧を検出してオン抵抗の変化を対称的にし、オン抵
抗を安定化すると共に２次歪を低減しようとするもので
ある。
発明の構成
本発明は、入力信号をスイッチングする第１の接合型電
界効果トランジスタと、該１−ランジスタのゲートに印
加する電圧を変えて該トランジスタの導通を制御する電
圧源と、該トランジスタのソー゛ス電圧を検出して該ト
ランジスタの導通時に於りるゲート、ソース間電圧を一
定に保持する第２の接合型電界効果トランジスタと、該
第１の接合型電界効果トランジスタのＦし・イン電圧を
検出して該第１のトランジスタの導通時に於けるゲー１
−。
界効果トランジスタと、該１−ランジスタのゲートに印
加する電圧を変えて該トランジスタの導通を制御する電
圧源と、該トランジスタのソー゛ス電圧を検出して該ト
ランジスタの導通時に於りるゲート、ソース間電圧を一
定に保持する第２の接合型電界効果トランジスタと、該
第１の接合型電界効果トランジスタのＦし・イン電圧を
検出して該第１のトランジスタの導通時に於けるゲー１
−。
ドレイン間電圧を一定に保持する第３の接合型電界効果
トランジスタとを備えてなることを特徴とするが、以下
図示の実施例を参照しながらこれを詳細に説明する。
トランジスタとを備えてなることを特徴とするが、以下
図示の実施例を参照しながらこれを詳細に説明する。
発明の実施例
第４図は本発明の一実施例を示す回路図で、Ｊ−ＦＥＴ
Ｊｏのトレイン電圧を検出し°ζζゲート型圧を補正す
るＪ ＦＥＴ Ｊ２を追加した点が第１図と異なる
。本例の回路ではＪ −Ｆ Ｆ、 ＴＪ ｎのＶＤＳＯ
の絶対値が大きいとき低電位側の電極に接続されノこＪ
ＦＥＴ ＪｌまたはＪ２のソース電圧によってＪ
−ＦＥＴ 、Ｊｏのゲート電圧が支配される。つまり
、ＶＤＳＣＩ＜０（ソースＳよりドレインＤが低い）の
時はＪ−ＦＥＴＪ２が支配的となり、Ｊ ＦＥＴ
Ｊｏのデー１−電位は■美０＝０のときより下がる。こ
の結果ソース、トレイン間の微分抵抗ＲＯＮはｖＤｓ＝
ｏより低下する。
Ｊｏのトレイン電圧を検出し°ζζゲート型圧を補正す
るＪ ＦＥＴ Ｊ２を追加した点が第１図と異なる
。本例の回路ではＪ −Ｆ Ｆ、 ＴＪ ｎのＶＤＳＯ
の絶対値が大きいとき低電位側の電極に接続されノこＪ
ＦＥＴ ＪｌまたはＪ２のソース電圧によってＪ
−ＦＥＴ 、Ｊｏのゲート電圧が支配される。つまり
、ＶＤＳＣＩ＜０（ソースＳよりドレインＤが低い）の
時はＪ−ＦＥＴＪ２が支配的となり、Ｊ ＦＥＴ
Ｊｏのデー１−電位は■美０＝０のときより下がる。こ
の結果ソース、トレイン間の微分抵抗ＲＯＮはｖＤｓ＝
ｏより低下する。
一方、ＶＤＳＯ＞Ｏ（ドレインＤよりソースＳが低い）
のときはＪ−ＦＥＴ Ｊｌが支配的となり、回路の対
称性からやはり■ＤＳ−０よりＲＯＮが低−トする。
のときはＪ−ＦＥＴ Ｊｌが支配的となり、回路の対
称性からやはり■ＤＳ−０よりＲＯＮが低−トする。
これを以下で解析する。但し、簡略化のためにＪｌ、Ｊ
２のＲｍｉｎ 、 Ｉ ＤＳＳ 、 Ｖｐは等しい
ものとする。定電流ＩＤは両ドレイン電流１１）１．Ｉ
Ｄ２の和であるから、 （１）式より ＶＤＳＩＩ °ＶＣ，Ｓ２ ＶＧＳＩ
“２゛°０−１°（７）となる。また、Ｉ ＦＥＴ
Ｊｏのソース、ドレイン間の微分抵抗ＲＯＭは、ｖ
ｃｓｏがｖｏ’；ｏの関数であることから となる。イロし、ｖｃｓｏ＜ｏである。
２のＲｍｉｎ 、 Ｉ ＤＳＳ 、 Ｖｐは等しい
ものとする。定電流ＩＤは両ドレイン電流１１）１．Ｉ
Ｄ２の和であるから、 （１）式より ＶＤＳＩＩ °ＶＣ，Ｓ２ ＶＧＳＩ
“２゛°０−１°（７）となる。また、Ｉ ＦＥＴ
Ｊｏのソース、ドレイン間の微分抵抗ＲＯＭは、ｖ
ｃｓｏがｖｏ’；ｏの関数であることから となる。イロし、ｖｃｓｏ＜ｏである。
（７）式を（６）式に代入してＶＧＳ２を消去するとと
なり、また ＶＧＳＯ”ＥＫ ＶＧＳＩ °−◆
１−１００）であるから、 となる。得られた（９）〜（１１）式を（８）式に代入
すると、ＲＣＩＮをＶＤＳＯの関数として表わすことが
できる。第５図は第４図に関し従来回路と同様にＶｐ＝
１．５■、ＶＧＳＯ＝０．８Ｖ （Ｖｎｓｏ ＝０）
、ｒＤ／２ ＩＤ５Ｓ ＝０．５ （つまりＶｃｓ＋
＝ ＶＣ，Ｓ２ ＝ ０．４４Ｖ、ＶＤＳＯ＝ＯＶ
） 、ＥＫ ＝１．２４Ｖとして計算したＲ ＣＩＪの
特性図で、ＶＤＳＯの極性によらずＶＤＳ−〇から遠ざ
かるにつれ低下する対称性が示されている。
なり、また ＶＧＳＯ”ＥＫ ＶＧＳＩ °−◆
１−１００）であるから、 となる。得られた（９）〜（１１）式を（８）式に代入
すると、ＲＣＩＮをＶＤＳＯの関数として表わすことが
できる。第５図は第４図に関し従来回路と同様にＶｐ＝
１．５■、ＶＧＳＯ＝０．８Ｖ （Ｖｎｓｏ ＝０）
、ｒＤ／２ ＩＤ５Ｓ ＝０．５ （つまりＶｃｓ＋
＝ ＶＣ，Ｓ２ ＝ ０．４４Ｖ、ＶＤＳＯ＝ＯＶ
） 、ＥＫ ＝１．２４Ｖとして計算したＲ ＣＩＪの
特性図で、ＶＤＳＯの極性によらずＶＤＳ−〇から遠ざ
かるにつれ低下する対称性が示されている。
第６図は具体例で、Ｊａ＝Ｊ２は第４図と同様のＪ−Ｆ
ＥＴ、Ｊ３〜Ｊ６は他のＪ−ＦＥＴ、Ｑ〜Ｑ５はｎｐｎ
トランジスタ、Ｑ６はｐｎｐ１−ランジスタ、Ｒ＋−
Ｒａは抵抗である。動作を説明する。
ＥＴ、Ｊ３〜Ｊ６は他のＪ−ＦＥＴ、Ｑ〜Ｑ５はｎｐｎ
トランジスタ、Ｑ６はｐｎｐ１−ランジスタ、Ｒ＋−
Ｒａは抵抗である。動作を説明する。
先ず、入力ＩＮがＬ（ロー）レベルの場合はエミッタ結
合のトランジスタＱ２がオフ、Ｑ３がオンで抵抗ＲＩに
電流が流れる。このとき抵抗Ｒ１に発生する電圧をＪ−
ＦＥＴのピンチオフ電圧Ｖｐ以」二に選んでおくことに
よりＪ−ＦＥＴＪ５ばカットオフする。この結果Ｊ−Ｆ
ＥＴ ＪＯに電流が流れず、しかもＪＯのゲー１−、ソ
ース間がショートされているのでＪｏ内の電圧降下がな
くなる。
合のトランジスタＱ２がオフ、Ｑ３がオンで抵抗ＲＩに
電流が流れる。このとき抵抗Ｒ１に発生する電圧をＪ−
ＦＥＴのピンチオフ電圧Ｖｐ以」二に選んでおくことに
よりＪ−ＦＥＴＪ５ばカットオフする。この結果Ｊ−Ｆ
ＥＴ ＪＯに電流が流れず、しかもＪＯのゲー１−、ソ
ース間がショートされているのでＪｏ内の電圧降下がな
くなる。
Ｊ−ＦＥＴ Ｊ５．ＪＯとｐｎｐ ）ランジスタＱ６
は第４図の電圧ＥＫを発生ずる回路であるが、トランジ
スタＪ６の電圧降下がないとＥＫばトランジスタＱ６の
ベース、エミッタ間電圧ＶＢＥ（約０゜７Ｖ）に低下す
るのでスイッチング用のＪ−ＦＥＴＪｏはオンする。Ｊ
ＦＥ’Ｆ Ｊａば定電流源ＩＤとして作用する。
は第４図の電圧ＥＫを発生ずる回路であるが、トランジ
スタＪ６の電圧降下がないとＥＫばトランジスタＱ６の
ベース、エミッタ間電圧ＶＢＥ（約０゜７Ｖ）に低下す
るのでスイッチング用のＪ−ＦＥＴＪｏはオンする。Ｊ
ＦＥ’Ｆ Ｊａば定電流源ＩＤとして作用する。
逆に入力ＩＮがＨ（ハイ）レベルの場合は、トランジス
タＱ２がオン、Ｑ３がオフとなって抵抗Ｒ１の電圧降下
が無視できる状態になり、Ｊ−ＦＥＴＪ５のゲート、ソ
ース間電圧がＯＶ付近になる。この結果Ｊ−ＦＥＴ
ＪＯがオンするが、このときＪ５のＩＤ５ＳをＪＯのＩ
Ｄ５Ｓより十分大きく （例えば１０倍以上）選定して
おくことにより、Ｊ５は非飽和、ＪＯは飽和領域に入り
、ＶＤＳ５シｖρ、ＶＤＳ６＞Ｖｌ）となる。このため
トランジスタＱ６のエミッタ電位と無関係にＪ ＦＥ
Ｔ Ｊａのゲート電位はＶｃｅ近くに上昇しオフする
。こうして入力ＩＮのＨ，Ｌによりアリ川゛Ｊグスイソ
チ、Ｊ ｏはオンオフする。尚、Ｊ−ＦＥＴＪ １．
Ｊ ２のソース側に−ＶＥＲを印加する理由は、本ア
ナログスイソヂを負電位に対しても動作可能とするため
で、アース電位はロジックレヘルの基準電位として用い
ている。
タＱ２がオン、Ｑ３がオフとなって抵抗Ｒ１の電圧降下
が無視できる状態になり、Ｊ−ＦＥＴＪ５のゲート、ソ
ース間電圧がＯＶ付近になる。この結果Ｊ−ＦＥＴ
ＪＯがオンするが、このときＪ５のＩＤ５ＳをＪＯのＩ
Ｄ５Ｓより十分大きく （例えば１０倍以上）選定して
おくことにより、Ｊ５は非飽和、ＪＯは飽和領域に入り
、ＶＤＳ５シｖρ、ＶＤＳ６＞Ｖｌ）となる。このため
トランジスタＱ６のエミッタ電位と無関係にＪ ＦＥ
Ｔ Ｊａのゲート電位はＶｃｅ近くに上昇しオフする
。こうして入力ＩＮのＨ，Ｌによりアリ川゛Ｊグスイソ
チ、Ｊ ｏはオンオフする。尚、Ｊ−ＦＥＴＪ １．
Ｊ ２のソース側に−ＶＥＲを印加する理由は、本ア
ナログスイソヂを負電位に対しても動作可能とするため
で、アース電位はロジックレヘルの基準電位として用い
ている。
発明の効果
以上述べたように本発明によれば、スイッチ用接合型Ｆ
ＥＴのソースのみならずドレインからも電圧を検出して
そのゲート電圧を補正するので該ＦＥＴのソースドレイ
ン電圧が正、負に変ってもオン抵抗の変化幅が圧縮され
、且つその特性がソースドレイン電圧の極性に関して対
称性を示すよ・うになるので２次歪が低減される利点が
ある。
ＥＴのソースのみならずドレインからも電圧を検出して
そのゲート電圧を補正するので該ＦＥＴのソースドレイ
ン電圧が正、負に変ってもオン抵抗の変化幅が圧縮され
、且つその特性がソースドレイン電圧の極性に関して対
称性を示すよ・うになるので２次歪が低減される利点が
ある。
第１図は従来のアナログスイッチ回路の要部回路図、第
２図は接合型Ｆ Ｅ Ｔの静特性図、第３図は第１図の
オン抵抗特性図、第４図は本発明の一実施例を示す要部
回路図、第５図はそのオン抵抗特性図、第６図は具体例
を示す回路図である。 図中、Ｊｏはスイッチング用接合型ＦＥＴ、Ｊ＋Ｊ２は
電圧検出用接合型ＦＥＴ、Ｅ、Ｃは駆動電圧源、ＩＤは
定電流源である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
２図は接合型Ｆ Ｅ Ｔの静特性図、第３図は第１図の
オン抵抗特性図、第４図は本発明の一実施例を示す要部
回路図、第５図はそのオン抵抗特性図、第６図は具体例
を示す回路図である。 図中、Ｊｏはスイッチング用接合型ＦＥＴ、Ｊ＋Ｊ２は
電圧検出用接合型ＦＥＴ、Ｅ、Ｃは駆動電圧源、ＩＤは
定電流源である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
Claims (1)
- 【特許請求の範囲】 入力信号をスイッチングする第１の接合型電界効果Ｉ・
ランジスタと、該トランジスタのゲートに印加する電圧
を変えて該トランジスタの導通を制御する電圧源と、該
トランジスタのソース電圧を検出して該トランジスタの
導通時に於けるゲー１−。 ソース間電圧を一定に保持する第２の接合型電界効果ト
ランジスタと、該第１の接合型電界効果トランジスタの
ドレイン電圧を検出して該第１のトランジスタの導通時
に於けるゲート トレイン間電圧を一定に保持する第３
の接合型電界効果トランジスタとを備えてなることを特
徴とするアナログスイッチ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57192952A JPS5981920A (ja) | 1982-11-02 | 1982-11-02 | アナログスイツチ回路 |
| US06/547,236 US4551644A (en) | 1982-11-02 | 1983-10-31 | Field effect transistor gate circuit for analog signals |
| DE8383306657T DE3377258D1 (en) | 1982-11-02 | 1983-11-02 | Field effect transistor gate circuit for switching analog signals |
| EP83306657A EP0108603B1 (en) | 1982-11-02 | 1983-11-02 | Field effect transistor gate circuit for switching analog signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57192952A JPS5981920A (ja) | 1982-11-02 | 1982-11-02 | アナログスイツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5981920A true JPS5981920A (ja) | 1984-05-11 |
| JPH035690B2 JPH035690B2 (ja) | 1991-01-28 |
Family
ID=16299745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57192952A Granted JPS5981920A (ja) | 1982-11-02 | 1982-11-02 | アナログスイツチ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4551644A (ja) |
| EP (1) | EP0108603B1 (ja) |
| JP (1) | JPS5981920A (ja) |
| DE (1) | DE3377258D1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4765184A (en) * | 1986-02-25 | 1988-08-23 | Delatorre Leroy C | High temperature switch |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS501630A (ja) * | 1973-05-04 | 1975-01-09 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CA810796A (en) * | 1966-07-25 | 1969-04-15 | International Business Machines Corporation | Field-effect, electronic switch |
| US3558921A (en) * | 1967-01-23 | 1971-01-26 | Hitachi Ltd | Analog signal control switch |
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| US3740581A (en) * | 1972-03-08 | 1973-06-19 | Hughes Aircraft Co | Precision switching circuit for analog signals |
| JPS5010545A (ja) * | 1973-05-24 | 1975-02-03 | ||
| US3902078A (en) * | 1974-04-01 | 1975-08-26 | Crystal Ind Inc | Analog switch |
| US3916222A (en) * | 1974-05-28 | 1975-10-28 | Nat Semiconductor Corp | Field effect transistor switching circuit |
| US3955103A (en) * | 1975-02-12 | 1976-05-04 | National Semiconductor Corporation | Analog switch |
| US4042836A (en) * | 1976-04-12 | 1977-08-16 | National Semiconductor Corporation | Field effect transistor switch |
| US4103186A (en) * | 1977-03-24 | 1978-07-25 | National Semiconductor Corporation | Low power jfet switch |
| JPS5647128A (en) * | 1979-09-26 | 1981-04-28 | Matsushita Electric Ind Co Ltd | Switch circuit |
| JPS6049378B2 (ja) * | 1980-03-29 | 1985-11-01 | 日本ビクター株式会社 | Ｆｅｔスイツチ回路 |
| DE3226339C2 (de) * | 1981-07-17 | 1985-12-19 | Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa | Analoge Schaltervorrichtung mit MOS-Transistoren |
-
1982
- 1982-11-02 JP JP57192952A patent/JPS5981920A/ja active Granted
-
1983
- 1983-10-31 US US06/547,236 patent/US4551644A/en not_active Expired - Fee Related
- 1983-11-02 DE DE8383306657T patent/DE3377258D1/de not_active Expired
- 1983-11-02 EP EP83306657A patent/EP0108603B1/en not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS501630A (ja) * | 1973-05-04 | 1975-01-09 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4551644A (en) | 1985-11-05 |
| EP0108603A3 (en) | 1986-02-05 |
| EP0108603A2 (en) | 1984-05-16 |
| EP0108603B1 (en) | 1988-06-29 |
| DE3377258D1 (en) | 1988-08-04 |
| JPH035690B2 (ja) | 1991-01-28 |
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