JPS5981763A - 補間演算回路 - Google Patents
補間演算回路Info
- Publication number
- JPS5981763A JPS5981763A JP19109282A JP19109282A JPS5981763A JP S5981763 A JPS5981763 A JP S5981763A JP 19109282 A JP19109282 A JP 19109282A JP 19109282 A JP19109282 A JP 19109282A JP S5981763 A JPS5981763 A JP S5981763A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- interpolation
- counter
- multiplexer
- address counter
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/17—Function evaluation by approximation methods, e.g. inter- or extrapolation, smoothing, least mean square method
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、補間演算回路に関する。
一定の間隔で標本化された一連の数値(ディジタル値)
は、標本点間の値を表現する必要のある場合には、補間
して用いられる。実際には、標本点間の任意の点の数値
を必要とする場合は稀であり、適用するシステム全体の
精度を考慮すると、標本点間は、2”(但しnは自然数
)個に分割する点の数値か得られることで十分な場合が
多い。このような補間では、厳密な計算に不可欠な乗算
は不必要となり、加算部とシフト部によって補間演算が
実現できる。
は、標本点間の値を表現する必要のある場合には、補間
して用いられる。実際には、標本点間の任意の点の数値
を必要とする場合は稀であり、適用するシステム全体の
精度を考慮すると、標本点間は、2”(但しnは自然数
)個に分割する点の数値か得られることで十分な場合が
多い。このような補間では、厳密な計算に不可欠な乗算
は不必要となり、加算部とシフト部によって補間演算が
実現できる。
本発明は、この点にかんがみて、演算部の構成が簡単で
あるばかりでなく、補間演算後の数値を格納するメモリ
(RAM)のアドレシングにおいても簡単な構成により
実現できる、補間演算回路の提供を目的とする。
あるばかりでなく、補間演算後の数値を格納するメモリ
(RAM)のアドレシングにおいても簡単な構成により
実現できる、補間演算回路の提供を目的とする。
この目的は、補間演算部と、その出力データか格納され
るメモリと、そのアドレス カウンタと、前2者間に介
在するマルチプレクサを具備し、マルチプレクサは、ア
ドレス カウンタの所定数ライン入力端部と、その各ラ
インよりバイパスサれ順序の変換されたライン入力端部
と、読み/′書き切換え信号入力端とを有し、切換え信
号によりいずねかの入力端部のラインデータを出力させ
ることにより達成される。
るメモリと、そのアドレス カウンタと、前2者間に介
在するマルチプレクサを具備し、マルチプレクサは、ア
ドレス カウンタの所定数ライン入力端部と、その各ラ
インよりバイパスサれ順序の変換されたライン入力端部
と、読み/′書き切換え信号入力端とを有し、切換え信
号によりいずねかの入力端部のラインデータを出力させ
ることにより達成される。
次に、本発明の好適な実施例を図面について説明する。
第2図が本発明の構成例を示すブロック図である。14
は、ソースデータが格納されているメモリ(RAMI)
であり、12はそのアドレス カウンタ、16は補間演
算部、18は、補間演算後にその出のデータを格納する
メモリ(RAM2)であり、2oはそのアドレス カウ
ンタ、22はセレクタ或いはマルチプレクサである。
は、ソースデータが格納されているメモリ(RAMI)
であり、12はそのアドレス カウンタ、16は補間演
算部、18は、補間演算後にその出のデータを格納する
メモリ(RAM2)であり、2oはそのアドレス カウ
ンタ、22はセレクタ或いはマルチプレクサである。
ここでは、標本点A、B間を8区間に分割して、各点の
補間値を求める例を考える。第1図では、上部に2つの
メモリ14.18間の各アドレスについての対応が示さ
れ、下部に標本点A、B間における8つの補間値が図示
的に説明されている。第1図の上部のように、メモリ(
RAMI)14内の数値A、Bの間を補間すると、メモ
リ(RAM2)18の内容X、〜X7が得られる。:、
X + ” X vは補間演算で求められる値である。
補間値を求める例を考える。第1図では、上部に2つの
メモリ14.18間の各アドレスについての対応が示さ
れ、下部に標本点A、B間における8つの補間値が図示
的に説明されている。第1図の上部のように、メモリ(
RAMI)14内の数値A、Bの間を補間すると、メモ
リ(RAM2)18の内容X、〜X7が得られる。:、
X + ” X vは補間演算で求められる値である。
第2図に示すように、メモリ(RAM2)18のアドレ
ス カウンタ20の下3ラインは、マルチプレクサ22
によって、入力端部Aが選択されると、カウンタ20の
内容がそのままメモリ(RAM2)18に与えられ、入
力端部Bが選ばれると、下3ラインはカウンタ20の内
容が変換されてメモリ(RAM2 )18に与えられる
。入力端部AかBかの選択は、読み/書き(R/W)の
切換え信号の入力により行なわれる。本発明による補間
動作の際は、書き込み(W)信号が入力して入力端部B
が選択されるO上側及び第3図の表について、動作を順
に説明する。1ず、メモリ(RAM i ) 14から
Aが読み出され、メモリ(RAM2)18に誉き込まt
l、60この時、アドレス カウンタ20の下3ライン
i 、 c (+00 >となっている。書き込まれる
と−アドレス カウンタ20は、インクリメントされる
。従って、アドレス下3ラインについて、カウンタ出力
は(001)で、RAM2の入力は(100)となって
いる0 次にBが読み出され、演算部16で(A+B)
が実行され、その後、1ビツトがLSD側ヘシフトされ
、X4が得らハ1、RAM2のアドレスr100)に書
き込1れる。そして、アドレス カウンタ2oカインク
リメントされて、カウンタ出力は(010)であり、R
AM2の入力も、この場合は(010)となり、演算部
16では、(A+X4)により、X2が得られ、RAM
2のアドレス(010)に書き込まれる。この動作か続
けられて、第3図1の表のように、すべての補間値が得
られる。RAM2内の補間後のデータをアクセスする際
には、読み出しくR)信号をマルチプレクサ22へ送る
ことにより、その入力端部Aが選択され、連続して読み
出される。
ス カウンタ20の下3ラインは、マルチプレクサ22
によって、入力端部Aが選択されると、カウンタ20の
内容がそのままメモリ(RAM2)18に与えられ、入
力端部Bが選ばれると、下3ラインはカウンタ20の内
容が変換されてメモリ(RAM2 )18に与えられる
。入力端部AかBかの選択は、読み/書き(R/W)の
切換え信号の入力により行なわれる。本発明による補間
動作の際は、書き込み(W)信号が入力して入力端部B
が選択されるO上側及び第3図の表について、動作を順
に説明する。1ず、メモリ(RAM i ) 14から
Aが読み出され、メモリ(RAM2)18に誉き込まt
l、60この時、アドレス カウンタ20の下3ライン
i 、 c (+00 >となっている。書き込まれる
と−アドレス カウンタ20は、インクリメントされる
。従って、アドレス下3ラインについて、カウンタ出力
は(001)で、RAM2の入力は(100)となって
いる0 次にBが読み出され、演算部16で(A+B)
が実行され、その後、1ビツトがLSD側ヘシフトされ
、X4が得らハ1、RAM2のアドレスr100)に書
き込1れる。そして、アドレス カウンタ2oカインク
リメントされて、カウンタ出力は(010)であり、R
AM2の入力も、この場合は(010)となり、演算部
16では、(A+X4)により、X2が得られ、RAM
2のアドレス(010)に書き込まれる。この動作か続
けられて、第3図1の表のように、すべての補間値が得
られる。RAM2内の補間後のデータをアクセスする際
には、読み出しくR)信号をマルチプレクサ22へ送る
ことにより、その入力端部Aが選択され、連続して読み
出される。
他の補間法として、Δ=−(B−A)を求めて、順次に
X1〜X7が得られるが、演算が整数演算あるいは固定
少数点の場合は、誤差が積もってしまう欠点がある。本
発明によれば、補flJ]による誤差を最小にとどめる
ことができ、その比較例が第4図に示される。
X1〜X7が得られるが、演算が整数演算あるいは固定
少数点の場合は、誤差が積もってしまう欠点がある。本
発明によれば、補flJ]による誤差を最小にとどめる
ことができ、その比較例が第4図に示される。
なお、第1図及び第2図では、8点の補間点数を得るた
めに、アドレス カウンタ20の下3ラインを入力端子
Bに接続したが、下4ラインの場合には16点の、補間
が可能であり、またn−ライン数として、2点の補間が
設計可能である。
めに、アドレス カウンタ20の下3ラインを入力端子
Bに接続したが、下4ラインの場合には16点の、補間
が可能であり、またn−ライン数として、2点の補間が
設計可能である。
補間後のデータを格納するR、AM 2には、当然容量
に限りがある。そこで、RAMI内の被補間データ数に
よって補間点数を変更できるようにすることも可能であ
り、その実施例が第5図に示される0ここでは、補間点
数を8また(l−j:16に選択できる02つのマルチ
プレクサ24.26が使用され−その出力は3ステート
であり、そのOE大入力インバータ28により二者択一
で得られる。すなわち、信号8 / 16によりどちら
かのマルチプレクサを選択する。マルチプレクサ24は
アドレス下4ラインを入れ換えるもので、補間点数16
のものである。
に限りがある。そこで、RAMI内の被補間データ数に
よって補間点数を変更できるようにすることも可能であ
り、その実施例が第5図に示される0ここでは、補間点
数を8また(l−j:16に選択できる02つのマルチ
プレクサ24.26が使用され−その出力は3ステート
であり、そのOE大入力インバータ28により二者択一
で得られる。すなわち、信号8 / 16によりどちら
かのマルチプレクサを選択する。マルチプレクサ24は
アドレス下4ラインを入れ換えるもので、補間点数16
のものである。
従来、補間後の数値を格納するメモ’) (RAM2)
のアドレス計算は、補間演算と共にその(ijf、多−
1)15で、1だ演算と同期してアドレス コントロー
ラを使って行なわれていたか、本発明では、演算部はそ
のような計算から解放されるので、高速な補間演算を可
能にする。通常、標本点間の任意の点の値を得る方式で
は、乗算が不可欠であったが、木発明による演算部は5
乗算器に代ってシフトレジスタが使用され、コスト減と
なる。
のアドレス計算は、補間演算と共にその(ijf、多−
1)15で、1だ演算と同期してアドレス コントロー
ラを使って行なわれていたか、本発明では、演算部はそ
のような計算から解放されるので、高速な補間演算を可
能にする。通常、標本点間の任意の点の値を得る方式で
は、乗算が不可欠であったが、木発明による演算部は5
乗算器に代ってシフトレジスタが使用され、コスト減と
なる。
本発明の補間演!1回路は、X線CT装置において、検
出器により収集されたデータについて、コンポリューシ
ョンーバックプロジエクションノタめに行なう補間演算
に有用であり、その他の分野にも広く摘片可能である。
出器により収集されたデータについて、コンポリューシ
ョンーバックプロジエクションノタめに行なう補間演算
に有用であり、その他の分野にも広く摘片可能である。
第1図は8点補間例を示す説明図、第2図は本発明の一
実施例を示すブロック図、第3図は本発明により補間後
の数値が格納されるメモIJ (RAM2 )のアドレ
シング例の表図、第4図は、従来例との比較を示す表図
、第5図は他の実施例を示すブロック図である。 14はメモリ(RAM1.)、16は演算部、18はメ
モリ(RAM2)、20はアドレス カウンタ、22と
24と26はマルチプレクサである。
実施例を示すブロック図、第3図は本発明により補間後
の数値が格納されるメモIJ (RAM2 )のアドレ
シング例の表図、第4図は、従来例との比較を示す表図
、第5図は他の実施例を示すブロック図である。 14はメモリ(RAM1.)、16は演算部、18はメ
モリ(RAM2)、20はアドレス カウンタ、22と
24と26はマルチプレクサである。
Claims (2)
- (1)補間演算部と、その出力データが格納されるメモ
リと、そのアドレス カウンタと、前2者間に介在する
マルチプレクサとからなり、マルチプレクサは、アドレ
ス カウンタの所定数ライン入力端部と、その各ライン
よりバイパスされ順序の変換されたライン入力端部と、
読み/書き切換え信号入力端とを有し、切換え信号によ
りいずれかの入力端部のラインデータが出力されること
を特徴とする、補間演算回路。 - (2)出力が3ステートの少くとも2つのマルチプレク
サを具備した、特許請求の範囲第1項に記載の補開演シ
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19109282A JPS5981763A (ja) | 1982-10-30 | 1982-10-30 | 補間演算回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19109282A JPS5981763A (ja) | 1982-10-30 | 1982-10-30 | 補間演算回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5981763A true JPS5981763A (ja) | 1984-05-11 |
Family
ID=16268716
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19109282A Pending JPS5981763A (ja) | 1982-10-30 | 1982-10-30 | 補間演算回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5981763A (ja) |
-
1982
- 1982-10-30 JP JP19109282A patent/JPS5981763A/ja active Pending
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