JPS5981763A - 補間演算回路 - Google Patents
補間演算回路Info
- Publication number
- JPS5981763A JPS5981763A JP19109282A JP19109282A JPS5981763A JP S5981763 A JPS5981763 A JP S5981763A JP 19109282 A JP19109282 A JP 19109282A JP 19109282 A JP19109282 A JP 19109282A JP S5981763 A JPS5981763 A JP S5981763A
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- JP
- Japan
- Prior art keywords
- memory
- interpolation
- counter
- multiplexer
- address counter
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/17—Function evaluation by approximation methods, e.g. inter- or extrapolation, smoothing, least mean square method
Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、補間演算回路に関する。
一定の間隔で標本化された一連の数値（ディジタル値）
は、標本点間の値を表現する必要のある場合には、補間
して用いられる。実際には、標本点間の任意の点の数値
を必要とする場合は稀であり、適用するシステム全体の
精度を考慮すると、標本点間は、２”（但しｎは自然数
）個に分割する点の数値か得られることで十分な場合が
多い。このような補間では、厳密な計算に不可欠な乗算
は不必要となり、加算部とシフト部によって補間演算が
実現できる。
は、標本点間の値を表現する必要のある場合には、補間
して用いられる。実際には、標本点間の任意の点の数値
を必要とする場合は稀であり、適用するシステム全体の
精度を考慮すると、標本点間は、２”（但しｎは自然数
）個に分割する点の数値か得られることで十分な場合が
多い。このような補間では、厳密な計算に不可欠な乗算
は不必要となり、加算部とシフト部によって補間演算が
実現できる。
本発明は、この点にかんがみて、演算部の構成が簡単で
あるばかりでなく、補間演算後の数値を格納するメモリ
（ＲＡＭ）のアドレシングにおいても簡単な構成により
実現できる、補間演算回路の提供を目的とする。
あるばかりでなく、補間演算後の数値を格納するメモリ
（ＲＡＭ）のアドレシングにおいても簡単な構成により
実現できる、補間演算回路の提供を目的とする。
この目的は、補間演算部と、その出力データか格納され
るメモリと、そのアドレス カウンタと、前２者間に介
在するマルチプレクサを具備し、マルチプレクサは、ア
ドレス カウンタの所定数ライン入力端部と、その各ラ
インよりバイパスサれ順序の変換されたライン入力端部
と、読み／′書き切換え信号入力端とを有し、切換え信
号によりいずねかの入力端部のラインデータを出力させ
ることにより達成される。
るメモリと、そのアドレス カウンタと、前２者間に介
在するマルチプレクサを具備し、マルチプレクサは、ア
ドレス カウンタの所定数ライン入力端部と、その各ラ
インよりバイパスサれ順序の変換されたライン入力端部
と、読み／′書き切換え信号入力端とを有し、切換え信
号によりいずねかの入力端部のラインデータを出力させ
ることにより達成される。
次に、本発明の好適な実施例を図面について説明する。
第２図が本発明の構成例を示すブロック図である。１４
は、ソースデータが格納されているメモリ（ＲＡＭＩ）
であり、１２はそのアドレス カウンタ、１６は補間演
算部、１８は、補間演算後にその出のデータを格納する
メモリ（ＲＡＭ２）であり、２ｏはそのアドレス カウ
ンタ、２２はセレクタ或いはマルチプレクサである。
は、ソースデータが格納されているメモリ（ＲＡＭＩ）
であり、１２はそのアドレス カウンタ、１６は補間演
算部、１８は、補間演算後にその出のデータを格納する
メモリ（ＲＡＭ２）であり、２ｏはそのアドレス カウ
ンタ、２２はセレクタ或いはマルチプレクサである。
ここでは、標本点Ａ、Ｂ間を８区間に分割して、各点の
補間値を求める例を考える。第１図では、上部に２つの
メモリ１４．１８間の各アドレスについての対応が示さ
れ、下部に標本点Ａ、Ｂ間における８つの補間値が図示
的に説明されている。第１図の上部のように、メモリ（
ＲＡＭＩ）１４内の数値Ａ、Ｂの間を補間すると、メモ
リ（ＲＡＭ２）１８の内容Ｘ、〜Ｘ７が得られる。：、
Ｘ ＋ ” Ｘ ｖは補間演算で求められる値である。
補間値を求める例を考える。第１図では、上部に２つの
メモリ１４．１８間の各アドレスについての対応が示さ
れ、下部に標本点Ａ、Ｂ間における８つの補間値が図示
的に説明されている。第１図の上部のように、メモリ（
ＲＡＭＩ）１４内の数値Ａ、Ｂの間を補間すると、メモ
リ（ＲＡＭ２）１８の内容Ｘ、〜Ｘ７が得られる。：、
Ｘ ＋ ” Ｘ ｖは補間演算で求められる値である。
第２図に示すように、メモリ（ＲＡＭ２）１８のアドレ
ス カウンタ２０の下３ラインは、マルチプレクサ２２
によって、入力端部Ａが選択されると、カウンタ２０の
内容がそのままメモリ（ＲＡＭ２）１８に与えられ、入
力端部Ｂが選ばれると、下３ラインはカウンタ２０の内
容が変換されてメモリ（ＲＡＭ２ ）１８に与えられる
。入力端部ＡかＢかの選択は、読み／書き（Ｒ／Ｗ）の
切換え信号の入力により行なわれる。本発明による補間
動作の際は、書き込み（Ｗ）信号が入力して入力端部Ｂ
が選択されるＯ上側及び第３図の表について、動作を順
に説明する。１ず、メモリ（ＲＡＭ ｉ ） １４から
Ａが読み出され、メモリ（ＲＡＭ２）１８に誉き込まｔ
ｌ、６０この時、アドレス カウンタ２０の下３ライン
ｉ 、 ｃ （＋００ ＞となっている。書き込まれる
と−アドレス カウンタ２０は、インクリメントされる
。従って、アドレス下３ラインについて、カウンタ出力
は（００１）で、ＲＡＭ２の入力は（１００）となって
いる０ 次にＢが読み出され、演算部１６で（Ａ＋Ｂ）
が実行され、その後、１ビツトがＬＳＤ側ヘシフトされ
、Ｘ４が得らハ１、ＲＡＭ２のアドレスｒ１００）に書
き込１れる。そして、アドレス カウンタ２ｏカインク
リメントされて、カウンタ出力は（０１０）であり、Ｒ
ＡＭ２の入力も、この場合は（０１０）となり、演算部
１６では、（Ａ＋Ｘ４）により、Ｘ２が得られ、ＲＡＭ
２のアドレス（０１０）に書き込まれる。この動作か続
けられて、第３図１の表のように、すべての補間値が得
られる。ＲＡＭ２内の補間後のデータをアクセスする際
には、読み出しくＲ）信号をマルチプレクサ２２へ送る
ことにより、その入力端部Ａが選択され、連続して読み
出される。
ス カウンタ２０の下３ラインは、マルチプレクサ２２
によって、入力端部Ａが選択されると、カウンタ２０の
内容がそのままメモリ（ＲＡＭ２）１８に与えられ、入
力端部Ｂが選ばれると、下３ラインはカウンタ２０の内
容が変換されてメモリ（ＲＡＭ２ ）１８に与えられる
。入力端部ＡかＢかの選択は、読み／書き（Ｒ／Ｗ）の
切換え信号の入力により行なわれる。本発明による補間
動作の際は、書き込み（Ｗ）信号が入力して入力端部Ｂ
が選択されるＯ上側及び第３図の表について、動作を順
に説明する。１ず、メモリ（ＲＡＭ ｉ ） １４から
Ａが読み出され、メモリ（ＲＡＭ２）１８に誉き込まｔ
ｌ、６０この時、アドレス カウンタ２０の下３ライン
ｉ 、 ｃ （＋００ ＞となっている。書き込まれる
と−アドレス カウンタ２０は、インクリメントされる
。従って、アドレス下３ラインについて、カウンタ出力
は（００１）で、ＲＡＭ２の入力は（１００）となって
いる０ 次にＢが読み出され、演算部１６で（Ａ＋Ｂ）
が実行され、その後、１ビツトがＬＳＤ側ヘシフトされ
、Ｘ４が得らハ１、ＲＡＭ２のアドレスｒ１００）に書
き込１れる。そして、アドレス カウンタ２ｏカインク
リメントされて、カウンタ出力は（０１０）であり、Ｒ
ＡＭ２の入力も、この場合は（０１０）となり、演算部
１６では、（Ａ＋Ｘ４）により、Ｘ２が得られ、ＲＡＭ
２のアドレス（０１０）に書き込まれる。この動作か続
けられて、第３図１の表のように、すべての補間値が得
られる。ＲＡＭ２内の補間後のデータをアクセスする際
には、読み出しくＲ）信号をマルチプレクサ２２へ送る
ことにより、その入力端部Ａが選択され、連続して読み
出される。
他の補間法として、Δ＝−（Ｂ−Ａ）を求めて、順次に
Ｘ１〜Ｘ７が得られるが、演算が整数演算あるいは固定
少数点の場合は、誤差が積もってしまう欠点がある。本
発明によれば、補ｆｌＪ］による誤差を最小にとどめる
ことができ、その比較例が第４図に示される。
Ｘ１〜Ｘ７が得られるが、演算が整数演算あるいは固定
少数点の場合は、誤差が積もってしまう欠点がある。本
発明によれば、補ｆｌＪ］による誤差を最小にとどめる
ことができ、その比較例が第４図に示される。
なお、第１図及び第２図では、８点の補間点数を得るた
めに、アドレス カウンタ２０の下３ラインを入力端子
Ｂに接続したが、下４ラインの場合には１６点の、補間
が可能であり、またｎ−ライン数として、２点の補間が
設計可能である。
めに、アドレス カウンタ２０の下３ラインを入力端子
Ｂに接続したが、下４ラインの場合には１６点の、補間
が可能であり、またｎ−ライン数として、２点の補間が
設計可能である。
補間後のデータを格納するＲ、ＡＭ ２には、当然容量
に限りがある。そこで、ＲＡＭＩ内の被補間データ数に
よって補間点数を変更できるようにすることも可能であ
り、その実施例が第５図に示される０ここでは、補間点
数を８また（ｌ−ｊ：１６に選択できる０２つのマルチ
プレクサ２４．２６が使用され−その出力は３ステート
であり、そのＯＥ大入力インバータ２８により二者択一
で得られる。すなわち、信号８ ／ １６によりどちら
かのマルチプレクサを選択する。マルチプレクサ２４は
アドレス下４ラインを入れ換えるもので、補間点数１６
のものである。
に限りがある。そこで、ＲＡＭＩ内の被補間データ数に
よって補間点数を変更できるようにすることも可能であ
り、その実施例が第５図に示される０ここでは、補間点
数を８また（ｌ−ｊ：１６に選択できる０２つのマルチ
プレクサ２４．２６が使用され−その出力は３ステート
であり、そのＯＥ大入力インバータ２８により二者択一
で得られる。すなわち、信号８ ／ １６によりどちら
かのマルチプレクサを選択する。マルチプレクサ２４は
アドレス下４ラインを入れ換えるもので、補間点数１６
のものである。
従来、補間後の数値を格納するメモ’） （ＲＡＭ２）
のアドレス計算は、補間演算と共にその（ｉｊｆ、多−
１）１５で、１だ演算と同期してアドレス コントロー
ラを使って行なわれていたか、本発明では、演算部はそ
のような計算から解放されるので、高速な補間演算を可
能にする。通常、標本点間の任意の点の値を得る方式で
は、乗算が不可欠であったが、木発明による演算部は５
乗算器に代ってシフトレジスタが使用され、コスト減と
なる。
のアドレス計算は、補間演算と共にその（ｉｊｆ、多−
１）１５で、１だ演算と同期してアドレス コントロー
ラを使って行なわれていたか、本発明では、演算部はそ
のような計算から解放されるので、高速な補間演算を可
能にする。通常、標本点間の任意の点の値を得る方式で
は、乗算が不可欠であったが、木発明による演算部は５
乗算器に代ってシフトレジスタが使用され、コスト減と
なる。
本発明の補間演！１回路は、Ｘ線ＣＴ装置において、検
出器により収集されたデータについて、コンポリューシ
ョンーバックプロジエクションノタめに行なう補間演算
に有用であり、その他の分野にも広く摘片可能である。
出器により収集されたデータについて、コンポリューシ
ョンーバックプロジエクションノタめに行なう補間演算
に有用であり、その他の分野にも広く摘片可能である。
第１図は８点補間例を示す説明図、第２図は本発明の一
実施例を示すブロック図、第３図は本発明により補間後
の数値が格納されるメモＩＪ （ＲＡＭ２ ）のアドレ
シング例の表図、第４図は、従来例との比較を示す表図
、第５図は他の実施例を示すブロック図である。 １４はメモリ（ＲＡＭ１．）、１６は演算部、１８はメ
モリ（ＲＡＭ２）、２０はアドレス カウンタ、２２と
２４と２６はマルチプレクサである。
実施例を示すブロック図、第３図は本発明により補間後
の数値が格納されるメモＩＪ （ＲＡＭ２ ）のアドレ
シング例の表図、第４図は、従来例との比較を示す表図
、第５図は他の実施例を示すブロック図である。 １４はメモリ（ＲＡＭ１．）、１６は演算部、１８はメ
モリ（ＲＡＭ２）、２０はアドレス カウンタ、２２と
２４と２６はマルチプレクサである。
Claims (2)
- （１）補間演算部と、その出力データが格納されるメモ
リと、そのアドレス カウンタと、前２者間に介在する
マルチプレクサとからなり、マルチプレクサは、アドレ
ス カウンタの所定数ライン入力端部と、その各ライン
よりバイパスされ順序の変換されたライン入力端部と、
読み／書き切換え信号入力端とを有し、切換え信号によ
りいずれかの入力端部のラインデータが出力されること
を特徴とする、補間演算回路。 - （２）出力が３ステートの少くとも２つのマルチプレク
サを具備した、特許請求の範囲第１項に記載の補開演シ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19109282A JPS5981763A (ja) | 1982-10-30 | 1982-10-30 | 補間演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19109282A JPS5981763A (ja) | 1982-10-30 | 1982-10-30 | 補間演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5981763A true JPS5981763A (ja) | 1984-05-11 |
Family
ID=16268716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19109282A Pending JPS5981763A (ja) | 1982-10-30 | 1982-10-30 | 補間演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5981763A (ja) |
-
1982
- 1982-10-30 JP JP19109282A patent/JPS5981763A/ja active Pending
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