JPS5981729A - Data transmission control system - Google Patents

Data transmission control system

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Publication number
JPS5981729A
JPS5981729A JP57192713A JP19271382A JPS5981729A JP S5981729 A JPS5981729 A JP S5981729A JP 57192713 A JP57192713 A JP 57192713A JP 19271382 A JP19271382 A JP 19271382A JP S5981729 A JPS5981729 A JP S5981729A
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JP
Japan
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data
memory
data transmission
transmission control
address
Prior art date
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Pending
Application number
JP57192713A
Other languages
Japanese (ja)
Inventor
Minoru Itao
板尾　実
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10—Program control for peripheral devices
    • G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
    • G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer

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  • General Physics & Mathematics (AREA)
  • Computer And Data Communications (AREA)
  • Communication Control (AREA)

Abstract

PURPOSE:To control the transmission of data in a short overhead time of transmission and a simple procedure by using a double port memory at an interface part of a data transmission controller and mixing an access region of the double port memory into an address space. CONSTITUTION:A CPU1 and a main storage device 2 are connected to a memory bus 4, and at the same time a data transmission controller 8 is also connected to the bus 4 with a double port memory 9 defined as an interface part. The controller 8 can have a free access to the memory 9 and also contains a local memory for a direct access. The data within the port 9 is stored in the address position corresponding consecutively to the address signal which is generated by the CPU1 and varies successively. The local signal which is generated at the controller 8 and varying successively undergoes an address conversion in order to give alternate accesses for each data block to the data in the local memory and the data in the port 9. As a result, the data transmission can be controlled in a short overhead time and with a simple procedure.

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明はひとつの計算機システムにおいて他の計算機
システムとの間のデータ転送金制御するデータ伝送制御
システムに関するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a data transmission control system for controlling data transfer charges between one computer system and another computer system.

〔従来技術〕[Prior art]

従来この種の装置として第１図に示すものがあった。図
において（１）は中央処理装置（以下ＣＰＵと略記する
）、ｔ２１は主記憶装置、（３）はチャネル制御装置、
（４）はメモリバス、（５）はチャネルバス、（６）は
データ伝送制御装置、（７１は伝送線路である。A conventional device of this type is shown in FIG. In the figure, (1) is a central processing unit (hereinafter abbreviated as CPU), t21 is a main storage device, (3) is a channel control device,
(4) is a memory bus, (5) is a channel bus, (6) is a data transmission control device, and (71 is a transmission line).

ＣＰＵ　ｉｌ＋の負荷を軽減するため、ＭＭＵ＋２１と
データ伝送制御装Ｗ（６）との間のデータ転送はチャネ
ル制御装置（３）が制御し、データ伝送制御装置（６）
はバッファメモリを備えていて、−たんこのバックアメ
モリにデータを記憶した後伝送線路（７）を通して他の
システムとの間にデータの転送を行う。伝送制御手順の
ハンドリングはＣＰＵ　（１１の負荷とならぬようにデ
ータ伝送制御装置（６）において行う。In order to reduce the load on the CPU il+, the channel control device (3) controls data transfer between the MMU+21 and the data transmission control device W (6), and the data transfer control device (6)
The system is equipped with a buffer memory, and after storing data in the backup memory, the data is transferred to and from other systems through a transmission line (7). Handling of the transmission control procedure is performed in the data transmission control device (6) so as not to burden the CPU (11).

第１図に示す装置ではチャネル制御装置（３）を５介し
、プログラム制御によってＭＭＵＩ２１とデータ伝送制
御装置（６）間のデータ転送を行う必要があるためデー
タ伝送ソフトウェアのオーバヘッド時間が大きくなると
いう欠点があった。The device shown in FIG. 1 has the disadvantage that data transfer between the MMUI 21 and the data transmission control device (6) must be performed by program control via the channel control device (3) 5, which increases the overhead time of the data transmission software. was there.

このような欠点を除去する為、最近ではデータ伝送制御
装置（６）内のバッファメモリ全２ポートメモリとし、
チャネル制御装貧１３１　’ｅ外し、メモリバス（４）
が直接２ボートメモリに接続され、２ボートメモリがＣ
ＰｔＴ　（１１からもデータ伝送制御装置（６１からも
自由にアクセスできるように構成する。In order to eliminate such drawbacks, recently the buffer memory in the data transmission control device (6) has been changed to a 2-port memory,
Remove channel control unit 131'e, memory bus (4)
is directly connected to the 2-boat memory, and the 2-boat memory is connected to the C
It is configured so that it can be freely accessed from both the PtT (11) and the data transmission control device (61).

このように構成すると、　ＣＰＵ（１１が２ポートメモ
リにデータを直接書込み、このデータをデータ伝送制御
装置（６）が直接読出することができる。この請出した
データをそのまま並直列変換（ｐａｒａｌｌｅｌ−５ｅ
ｒｉａｌ　ｔｒａｎｓｆｏｒｍａｔｉｏｎ　）　して伝
送路（７）上に送出することかできれば、データ伝送制
御が最も簡単になるのであるが、従来の装置ではそれか
できなかった。それは、ＣＰＵ　Ｉｌ＋から２ボートメ
モリへ書込まれるデータはユーザデータ（ｕｓｅｒ　ｄ
ａｔａ）でちゃ、このデータを伝送するためにはユーザ
データの先頭にヘッダ（ｈｅａｄｅｒ）としての情報音
付力１１Ｌなければならぬからである。With this configuration, the CPU (11) can directly write data to the 2-port memory, and the data transmission control device (6) can directly read this data. 5e
Data transmission control would be the simplest if it were possible to perform real transformation and send it out onto the transmission line (7), but that was the only thing that could be done with conventional devices. That is, the data written from the CPU Il+ to the 2-board memory is user data (user d
This is because in order to transmit this data, the information sounding force 11L as a header must be placed at the beginning of the user data.

ヘッダはデータ通信において、メツセージの冒頭に付加
され、受信相手、指定経路、発信時刻などを示すもの、
また磁気テープなどに記録されるデータファイルのヘラ
ダレ−ベルとしてそのテープに収録されているデータの
特徴やシステムの情報や装置情報などを示すものであシ
、普通は伝送制御プロトコル（ｐｒｏｔｏｃｏｌ　）　
　による階層を持っている。In data communication, a header is added to the beginning of a message and indicates the receiving party, designated route, sending time, etc.
It also serves as a header label for a data file recorded on a magnetic tape, indicating characteristics of the data recorded on the tape, system information, device information, etc., and is usually a transmission control protocol.
It has a hierarchy according to

第２図はレベルｌ、レベ２．レベル３の各階層において
それぞれのヘッダが付加され、かつ伝送時の制御情報が
付加された情況を示す。図の（Ｊｏｏ）はユーザデータ
で（ｌｏｔ）、（ｉｏｚ）、（１ｏ３）と各レベルのヘ
ッダが付加された後、さらに（１０４）に示す如く伝送
時の制御情報を付加して伝送路（７）へ送出せねばなら
ぬので、従来の装置ではＣＰＵ　Ｉｌ＋が２ポートメモ
リへ沓込んだデータをそのま＼読出して送出することが
できず、伝送制御手順のノ・ンドリンクが増大するとい
う欠点があった。Figure 2 shows level l, level 2. The figure shows a situation in which headers are added to each layer of level 3 and control information at the time of transmission is added. In the figure, (Joo) is user data, to which headers of each level (lot), (ioz), and (1o3) are added, and then control information at the time of transmission is added as shown in (104), and the transmission path ( 7), therefore, in conventional devices, the CPU Il+ cannot directly read and transmit the data that has been transferred to the 2-port memory, which increases the number of non-links in the transmission control procedure. There were drawbacks.

〔発明の概要〕[Summary of the invention]

この発明は従来のものの上記のような欠点を除去するた
めになされたもので、データ伝送制御装置中にローカル
メモリを設け、このローカルメモリ中にヘッダ及び伝送
時の制御情報を格納しておき、２ボートメモリへはＣＰ
Ｕからのアドレス信号によっては連続的にアクセスする
ことができ、データ伝送制御装置からのアドレス信号に
よっては２ポートメモリとローカルメモリが１データブ
ロツクずつ交互にアクセスされて、ＣＰＵから２ポート
メモリへ書込まれたユーザデータ（第２図（１００））
がデータ伝送制御装置からのアドレス信号によって読出
されるときは第２図（１０４，）ｌ／（：示す信号とな
り、そのまま並直列変換を経て伝送路へ送出できるよう
にしたもので、以下図面についてこの発明の詳細な説明
する。This invention was made in order to eliminate the above-mentioned drawbacks of the conventional one. A local memory is provided in a data transmission control device, and a header and control information at the time of transmission are stored in this local memory. CP to 2 boat memory
Depending on the address signal from U, it can be accessed continuously, and depending on the address signal from the data transmission control device, the 2-port memory and local memory can be accessed alternately one data block at a time, and the CPU can write to the 2-port memory. Inserted user data (Figure 2 (100))
When is read out by the address signal from the data transmission control device, it becomes the signal shown in Figure 2 (104,)l/(:, and can be sent directly to the transmission path through parallel-to-serial conversion. This invention will be explained in detail.

〔発明の実施例〕[Embodiments of the invention]

第３図はこの発明の一実施例を示すブロック図で、図に
おいて第１図と同一符号は同−又は相当部分を示し、（
８）はこの発明のデータ伝送制御装置でローカルメモリ
を含み、（９）は２ボートメモリである。２ボ一トメモ
１月９）にはＣＰＵ　ｆｉ＋からもデータ伝送制御装置
（８）からも自由にアクセスすることができる。FIG. 3 is a block diagram showing an embodiment of the present invention. In the figure, the same reference numerals as in FIG. 1 indicate the same or corresponding parts, and (
8) is a data transmission control device of the present invention that includes a local memory, and (9) is a 2-vote memory. The two-bottom memo (January 9) can be freely accessed from both the CPU fi+ and the data transmission control device (8).

第４図は２ポートメモリ（９）にアクセスするためのア
ト１／ス信号を示し、（１０５）はＣＦ’Ｕ　Ｌｌｌで
発生されるシステムアドレス信号、（ｌＯりは２ポート
メモリ（９１のアドレス信号入力端子、（１０７）はデ
ータ伝送制御装置（８）で発生するローカルアドレス信
号である。システムアドレス信号（１０５）はＡ。−Ａ
１５の１６ビツトで構成され、ＡｏがＬＳＢ　ｓ　Ａ１
５がＭＳＢである。また、ローカルアドレス信号（１０
υもＢＯ〜Ｂ！ｓの１６ビツトで構成され、ＢＯがＬＳ
Ｂ　、　　Ｂ１５がＭＳＢである。データの１ブロツク
は２　−１０２４バイトでアリ、シたがって１ブロツク
中のバイトラ指定するには第４図に示すとおりＡＯ〜Ａ
９の１０ビツトとＢｏ”−Ｂ９の１０ビツトを用いる。FIG. 4 shows the AT1/S signal for accessing the 2-port memory (9), (105) is the system address signal generated by CF'U Lll, and (105) is the address signal of the 2-port memory (91). The signal input terminal (107) is a local address signal generated by the data transmission control device (8).The system address signal (105) is A.-A
Consists of 15 16 bits, Ao is LSB s A1
5 is the MSB. In addition, the local address signal (10
υ is also BO~B! Consists of 16 bits of s, BO is LS
B, B15 is the MSB. One block of data is 2 to 1024 bytes, so to specify bytes in one block, use AO to A as shown in Figure 4.
9 and 10 bits of Bo''-B9 are used.

これらの１０ビツトによって定められるアドレスを仮に
バイトアドレスという。Ｂｘｏｆ仮に切換ビットと称し
Ｂｔ。The address determined by these 10 bits is tentatively called a byte address. Bxof is tentatively called a switching bit.

が論理「０」のときはローカルメモリがアクセスされ、
論理ｒｌＪのときは２ポートメモリがアクセスされる。When is logic “0”, local memory is accessed,
When the logic is rlJ, the 2-port memory is accessed.

Ａ　〜Ａ　及びＢ１□〜Ｂ１５のビット１０　　　　　
１５ によシブ−タブロックの選択全行う。Bit 10 of A to A and B1□ to B15
15 Make all selections for the Yoshibuta block.

第５図は２・４図に示すアドレス信号を用いてイボう２
ポートメモリへのＣＰＵ　Ｌｌｌからのアクセスと、デ
ータ伝送制御装置（８：からのアクセス金示す図で、（
ｌＯ８）はＣＰＵ　［１１からの書込み、（１０９）は
データ伝送制御装置（８）からの読出しを示す。但しア
ドレスは１６進数で示す。たとえば、データブロックＡ
全書込むべきアドレスが１０００□６から開始され４０
０□６バイト（１，０２４バイト９長のブータラ書込む
とすれば、ＣＰＵ（１１からはシステムアドレス信号（
，１０５）でＡ１２＝ｒｌＪ％其他のビットが「０」で
ある信号１０００１６が先頭アドレスとして与えられ７
１１次増加して１３ＦＦ、６に到ってデータブロックＡ
の鶴込みを終り、次のアドレスは１４００□６となって
データブロックＢの書込みが開始される。これを読出す
ときはローカルアドレス信号（１０７）はＢ１３−［”
ＩＪ。Figure 5 shows the address signals shown in Figures 2 and 4.
This figure shows access from CPU Lll to port memory and access from data transmission control device (8:).
IO8) indicates writing from the CPU [11], and (109) indicates reading from the data transmission control device (8). However, the address is shown in hexadecimal. For example, data block A
All addresses to be written start from 1000□6 and 40
0 □ 6 bytes (1,024 bytes 9 length) If you write a booter, the system address signal (from CPU (11)
, 105), the signal 100016 whose other bits are "0" is given as the start address 7
11th increase to 13FF, data block A reaches 6
After finishing writing, the next address becomes 1400□6 and writing of data block B is started. When reading this, the local address signal (107) is B13-[”
I.J.

Ｂ１ｏ＝　ｒ、ｌ　Ｊ　、其他のビットが「０」である
信号２４００１６が先頭アドレスとして与えられるが、
第４図の対応に示すとお、！ｌ）％Ｂ１３ビットはＡ１
゜ピントに相当し、Ｂ１ｏ＝「ｌ」は２ボートメモリを
読出すべきことを示すので、データブロックＡの先頭ア
ドレスが与えられたことになる。ローカルアドレス信号
（１０７）が順次増加して２７ＦＦ□６に到ってデータ
ブロックＡの読出しを終るが、次のアドレスは２８００
□６となりＢ１ｏ＝「０」となるので、ローカルメモリ
の読出しが開始され次に２０００□６に到ってデータブ
ロックＢの先頭番地の読出しが開始される。B1o= r, l J , and the signal 240016 whose other bits are "0" is given as the start address,
As shown in the correspondence in Figure 4,! l) %B13 bit is A1
Since B1o="l" indicates that the 2-vote memory is to be read, the first address of data block A has been given. The local address signal (107) increases sequentially and reaches 27FF□6, ending reading of data block A, but the next address is 2800.
□6 and B1o becomes "0", so reading from the local memory is started, and then when 2000□6 is reached, reading of the first address of data block B is started.

したがって、データ伝送制御装置（８）ではユーザデー
タに付加すべきヘッダ及び伝送時の制御情報をローカル
メモリ内の適当なアドレス位置に格納して滞けば、ＣＰ
Ｕ　ｉｌ＋から２ボートメモリ（９）に連続書込み、こ
れをローカルアドレス信号（１０７）　ｋ連続して変化
して読出せば第２図（１０４）に示すような伝送信号を
得ることができる。Therefore, in the data transmission control device (8), if the header to be added to the user data and the control information at the time of transmission are stored at an appropriate address location in the local memory, the CP
By continuously writing data from U il+ to the 2-boat memory (9) and reading it out while changing the local address signal (107) continuously, a transmission signal as shown in FIG. 2 (104) can be obtained.

なお上記の実施例では第４図に示すようにアドレス信号
ラインを対応づけることによってローカルアドレス年号
をアドレス変換する場合を示したが、データ伝送制御装
置（８）内にアドレス変換回路を特別に設けることによ
って、２ポートメモリのデータブロックとローカルメモ
リとに交互にアクセスすることも容易でおる。In the above embodiment, the local address year is converted into an address by associating the address signal lines as shown in FIG. By providing this, it is also easy to alternately access the data block of the two-port memory and the local memory.

〔発明の効果〕〔Effect of the invention〕

以上のようにこの発明によれば、ＣＰＵとテーク伝送制
御装置とのインタフェースに２ボートメモリを使用し、
データ伝送制御装置側のアドレス空間に２ボートメモリ
のアクセス領域が混在するようにしたため、少ない伝送
制御のオーバヘッド時間と簡単な手続きでデータ伝送を
制御することかできる。As described above, according to the present invention, a two-boat memory is used for the interface between the CPU and the take transmission control device,
Since the address space of the data transmission control device includes access areas of two-board memories, it is possible to control data transmission with less transmission control overhead time and simple procedures.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来の装置を示すブロック図、第２図は各階層
においてヘッダが付加されて伝送されるデータブロック
を示す図、第３図はこの発明の一実施例を示すブロック
図、第４図はシステムアドレス信号とローカルアドレス
信号の対応を示す図、第５図は２ボートメモリのＣＰＵ
からのアクセスとデータ伝送制御装置からのアクセスを
示す図である。 （１）・・・ＣＰＵ、　＋２１・・・閣、（４１・・・
メモリノ（ス、（７）・・・伝送線路、（８１・・・デ
ータ伝送制御装Ｖ（ローカルメモリを含む）　、（９１
・・・２ポートメモリ。 なお、図中同一符号は同−又は相当部フナ・を７Ｊモす
−代理人　葛　野　信　− 第５図 ２０００１６ ラダＡ −−−−−−−２４００，６ １０００，６ データ　　　　　　　　　　−゛−′ −′ブロツ　　　　　　゛１ツク ２　　　　　　　Ａ　　　　　　　　　　　Ａポ ＋　　１４００，６７　　　＼、　　　　　　　２８０
０１６トフ゛−一タ＼ メ　　　　　　　　　フ゛ロツ　　　　　ゝ゛　　　゛
・、−ｓ：、／７−Ｂ す ２Ｃ００１６ １８００１６−−タ　　＼＼、　　　　　　データ゛０
ツク　　＼ゝ＼　　　　ブロック Ｃ＼　　ゝ、　　　　Ｂ ＼　　　　＼ 、　　　＼　　　　　　　　　３０００，６ＩＣＯ０，
６，、、 ＼ ＼　　　　　＼ １０８　　　ゝ、　　　　ヘッダＣ ＼ ＼ ＼　　データ ＼　　　　。 ＼　フロック ＼　　ＣFIG. 1 is a block diagram showing a conventional device, FIG. 2 is a diagram showing data blocks to which headers are added and transmitted in each layer, FIG. 3 is a block diagram showing an embodiment of the present invention, and FIG. The figure shows the correspondence between the system address signal and the local address signal.
FIG. 3 is a diagram showing access from the data transmission control device and access from the data transmission control device. (1)...CPU, +21...Kaku, (41...
Memory node (7)...Transmission line, (81...Data transmission control device V (including local memory), (91)
...2 port memory. In addition, the same reference numerals in the figures refer to the same or corresponding parts of the carp. Agent Makoto Kuzuno - Fig. 5 200016 Lada A - 2400, 6 1000, 6 Data -゛-' - 'Block ゛1 Tsuk 2 A A Po+ 1400,67 \, 280
016 data ＼ data ゝ゛ ゛・, -s:, /7-B
Tsuku ＼ゝ＼ Block C＼ ゝ, B ＼ ＼ , ＼ 3000,6ICO0,
6,,, \\ \ \ 108 ゝ, Header C \ \ \ Data \. \Flock\ C

Claims (2)

【特許請求の範囲】[Claims] （１）中央処理装置と、主記憶装置と、この主記憶装置
と上記中央処理装置とを接続するメモリバスと、このメ
モリバスに接続され上記中央処理装置から自由にアクセ
スできる２ボートメモリと、この２ボートメモＩＪ　ｔ
−介して上記中央処理装置と他のシステムとの間で行わ
れるデータ伝送を制御するデータ伝送制御装置とを有す
るデータ伝送制御システムにおいて、 上記データ伝送制御装置から上記２ポートメモリに自由
にアクセスできるように！続されたメモリバスと、 上記データ伝送制御装置が直接アクセスするローカルメ
モリとを備え、 上記２ボートメモリ内におけるデータは上記中央処理装
置において発生され順次変化するアドレス信号に連続し
て対応するアドレス位置に記憶され、 上記データ伝送制御装置において発生され順次変化する
アドレス信号は上記ローカルメモリ内のデータと上記２
ボートメモリ内のデータとを１データブロツクごと交互
にアクセスするようアドレス変換されることを特徴とす
るデータ伝送制御システム。(1) a central processing unit, a main storage device, a memory bus that connects the main storage device and the central processing unit, and a two-board memory that is connected to the memory bus and can be freely accessed from the central processing unit; These two boat memo IJ t
- a data transmission control system comprising a data transmission control device for controlling data transmission between the central processing unit and another system via the data transmission control device, wherein the two-port memory can be freely accessed from the data transmission control device; like! and a local memory that is directly accessed by the data transmission control device, and the data in the two-boat memory is stored at address locations that successively correspond to address signals that are generated in the central processing unit and change sequentially. The address signal that is stored and generated in the data transmission control device and changes sequentially is connected to the data in the local memory and the above two.
A data transmission control system characterized in that address conversion is performed so that data in a boat memory is accessed alternately one data block at a time. （２）データ伝送制御装置において発生され順次変化す
るアドレス信号は、下位所定数のビットがバイトアドレ
スとして２ボートメモリ又はローカルメモリの１データ
ブロツク内のバイトのアドレス會指定し、上記下位所定
数のビットのすぐ上位の１ビツトが切換ビットとして上
記２ポートメモリにアクセスするか上記ローカルメモリ
にアクセスするかの切換を行い、上記切換ビットよりも
上位のビットはブロックアドレスとしてデータブロック
を指定することを特徴とする特許請求の範囲第１項記載
のデータ伝送制御システム。(2) In the address signal that is generated in the data transmission control device and changes sequentially, the lower predetermined number of bits specify the address of a byte within one data block of the two-boat memory or local memory as a byte address, and the lower predetermined number of bits are The one bit immediately above the bit serves as a switching bit to switch between accessing the 2-port memory or the local memory, and the bit above the switching bit specifies a data block as a block address. A data transmission control system according to claim 1, characterized in that:
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