JPS5970318A - 論理集積回路 - Google Patents
論理集積回路Info
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- JPS5970318A JPS5970318A JP18112682A JP18112682A JPS5970318A JP S5970318 A JPS5970318 A JP S5970318A JP 18112682 A JP18112682 A JP 18112682A JP 18112682 A JP18112682 A JP 18112682A JP S5970318 A JPS5970318 A JP S5970318A
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- test
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は検査容易な論理集積回路に関し、特にプログラ
ム可能な論理アレイの検査容易な構成に関する。
ム可能な論理アレイの検査容易な構成に関する。
ＬＳＩ化技術の進歩による論理集積回路の大規模、複雑
化に伴い故障検査が増々困難かつ高価となっている。検
査コストとしては、テストパターン生成費用とテスト実
行費用が主なものであるが一般に論理ＬＳＩ／ＶＬＳＩ
のテストパターン生成には大型計算機を長時間使用する
ことが必要であり、またテストの実行には多量のテスト
パターンを高速に印加し短時間で良否を判定することの
できる高級なテスタの使用が必要であるため、検査コス
トが非常に高くなり問題である。このだめ従来より検査
コストの低減を目的として械々の検査容易な論理回路の
構成方法が提案されている。
化に伴い故障検査が増々困難かつ高価となっている。検
査コストとしては、テストパターン生成費用とテスト実
行費用が主なものであるが一般に論理ＬＳＩ／ＶＬＳＩ
のテストパターン生成には大型計算機を長時間使用する
ことが必要であり、またテストの実行には多量のテスト
パターンを高速に印加し短時間で良否を判定することの
できる高級なテスタの使用が必要であるため、検査コス
トが非常に高くなり問題である。このだめ従来より検査
コストの低減を目的として械々の検査容易な論理回路の
構成方法が提案されている。
ＩＥＥＥＴｒａｎｓ＋Ｃｏｍｐｕｔ、 、 Ｃ−２９＊
ｐｐ、 ４４２−４５１ｓＪｕｎｅ １９８０１のｒ
Ｊ、５ａｖｉｒ、 ’Ｓｙｎｄｒｏｍｅ−Ｔｅｓｔａｂ
ｌｅＤｅｓｉｇｎ ｏｆ Ｃｏｍｂｉｎａｔｉｏｎａｌ
Ｃ１ｒｃｕｉｔｓ’Ｊではｎ入力の組合せ論理回路に
対して２″個のすべての入力ベタトルを１度ずつ加え出
力が１となる回数（以下ではシンドロームと云う）をカ
ウントして回路の良否を判定する安価な故障検査方法（
シンドローム・テスト）が提案され、単−論理縮退故障
のすべてが検出できるように回路を構成する手段が示さ
れている。
ｐｐ、 ４４２−４５１ｓＪｕｎｅ １９８０１のｒ
Ｊ、５ａｖｉｒ、 ’Ｓｙｎｄｒｏｍｅ−Ｔｅｓｔａｂ
ｌｅＤｅｓｉｇｎ ｏｆ Ｃｏｍｂｉｎａｔｉｏｎａｌ
Ｃ１ｒｃｕｉｔｓ’Ｊではｎ入力の組合せ論理回路に
対して２″個のすべての入力ベタトルを１度ずつ加え出
力が１となる回数（以下ではシンドロームと云う）をカ
ウントして回路の良否を判定する安価な故障検査方法（
シンドローム・テスト）が提案され、単−論理縮退故障
のすべてが検出できるように回路を構成する手段が示さ
れている。
上記のシンドローム・テストを論理ＬＳＩ／ＶＬＳＩを
経済的に実現するのに有用なコンポネントとして期待さ
れるプログラム可能な論理アレイ（、ｐｒｏｇｒａｍｍ
ａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙ）に適用し、信号線
の論理縮退故障と防接する信号線間のワイヤードＡＮＤ
又はＯＲとして機能する短絡故障を併せて検出できるよ
うにした論理集積回路が、同一出願人より提出されてい
る特願昭５７−０３６１６７号明細書「論理集積回路」
に示されている。
経済的に実現するのに有用なコンポネントとして期待さ
れるプログラム可能な論理アレイ（、ｐｒｏｇｒａｍｍ
ａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙ）に適用し、信号線
の論理縮退故障と防接する信号線間のワイヤードＡＮＤ
又はＯＲとして機能する短絡故障を併せて検出できるよ
うにした論理集積回路が、同一出願人より提出されてい
る特願昭５７−０３６１６７号明細書「論理集積回路」
に示されている。
この検査容易なＰＬＡでは、信号線の論理縮退故障とワ
イヤードＡＮＤ又はＯＲとして機能する短絡故障の他に
ＰＬＡでは、最も代表的故障である論理積アレイ及び論
理和アレイにおけるクロスポイント故障もシンドローム
・テストで検出可能であり有用である。ここでクロスポ
イント故障とは、論理積アレイの入力線Ｃ以下ではデコ
ード線左云う）と積項を生成する積項線との交点、及び
積項線と論理和アレイの出力線（以下では単に出力線と
云う）との交点の一つにおいて在るべきＡＮＤ又はＯＲ
デバイスが無っだり、逆に無いはずのデバイスが在った
りする故障のことである。
イヤードＡＮＤ又はＯＲとして機能する短絡故障の他に
ＰＬＡでは、最も代表的故障である論理積アレイ及び論
理和アレイにおけるクロスポイント故障もシンドローム
・テストで検出可能であり有用である。ここでクロスポ
イント故障とは、論理積アレイの入力線Ｃ以下ではデコ
ード線左云う）と積項を生成する積項線との交点、及び
積項線と論理和アレイの出力線（以下では単に出力線と
云う）との交点の一つにおいて在るべきＡＮＤ又はＯＲ
デバイスが無っだり、逆に無いはずのデバイスが在った
りする故障のことである。
しかしながら、入力数ｎが大きくなるとテスト時間が長
くなることが実用上問題となる。例えばｌＱＭＨｚでテ
ストするとしてｎ −５０であれば、約１０秒のテスト
時間が必要であり、実除にテストを行うことは不可能で
ある。
くなることが実用上問題となる。例えばｌＱＭＨｚでテ
ストするとしてｎ −５０であれば、約１０秒のテスト
時間が必要であり、実除にテストを行うことは不可能で
ある。
本発明の目的は、この点を鑑み入力数が多い場合には、
テスト速度とテスト時間から決められる適当な入力数（
例えば、ｌＱＭＨｚで数秒とすると２０〜２５）の部分
回路に分割し、各部分回路ごとのシンドローム・テスト
を可能にしてテスト時間の短縮を図ったＰＬＡを提供す
ることにある。
テスト速度とテスト時間から決められる適当な入力数（
例えば、ｌＱＭＨｚで数秒とすると２０〜２５）の部分
回路に分割し、各部分回路ごとのシンドローム・テスト
を可能にしてテスト時間の短縮を図ったＰＬＡを提供す
ることにある。
本発明によれば、デコード機能を制御する手段をそなえ
た外部入力信号のデコーダ群と、該デコーダ群の出力信
号の任意の論理積を生成するｐ本の積項線をもつプログ
ラム可能な論理積アレイの出力信号の任意の論理和を生
成するｑ本の出力線をもつプログラム可能な論理和アレ
イとから成る論理アレイにおいて、前記デコーダ群の一
部及びそれに係わる前記論理積アレイの一部を用いて互
いに包含関係のない部分積を前記ｐ本の積項線のうち（
ｐ−１）本に検査用として予め付加し、更に残りの１本
の積項線を用いて通常の＾ｉ理とは無関係に予め決める
ことのできる検査用観測信号を生成し、該信号を観測す
ることによりシンドローム・テストを容易にした論理集
積回路が得られる。
た外部入力信号のデコーダ群と、該デコーダ群の出力信
号の任意の論理積を生成するｐ本の積項線をもつプログ
ラム可能な論理積アレイの出力信号の任意の論理和を生
成するｑ本の出力線をもつプログラム可能な論理和アレ
イとから成る論理アレイにおいて、前記デコーダ群の一
部及びそれに係わる前記論理積アレイの一部を用いて互
いに包含関係のない部分積を前記ｐ本の積項線のうち（
ｐ−１）本に検査用として予め付加し、更に残りの１本
の積項線を用いて通常の＾ｉ理とは無関係に予め決める
ことのできる検査用観測信号を生成し、該信号を観測す
ることによりシンドローム・テストを容易にした論理集
積回路が得られる。
以下、本発明の実施例について図面を参照しながら説明
する。尚、集積化については、通常の技術により容易に
実現されるので、説明を省略する。
する。尚、集積化については、通常の技術により容易に
実現されるので、説明を省略する。
第１図は前記特願昭−５７−０３６１６７号明細書置論
理集装回路」に述べられた検査容易なＰＬＡの具体的な
一実施例を示す回路図である。同図において、１１〜１
４は２ビツトデコーダ、２はプログラム可能な論理積ア
レイ、２ａｌ ２ｂは、それぞれ通常の論理、検査用の
論理を実現する部分アレイ、３はプログラム可能な論理
和アレイ、１１６−１１９はデコード線、２１−２７は
積項線、３１−３２は出力線、２１１はＡＮＤ機能をも
つデバイス、３１１はＯＲ機能をもつデバイス、ｘ１〜
ｘａは外部入力信号、ｆ１〜ｆ。
理集装回路」に述べられた検査容易なＰＬＡの具体的な
一実施例を示す回路図である。同図において、１１〜１
４は２ビツトデコーダ、２はプログラム可能な論理積ア
レイ、２ａｌ ２ｂは、それぞれ通常の論理、検査用の
論理を実現する部分アレイ、３はプログラム可能な論理
和アレイ、１１６−１１９はデコード線、２１−２７は
積項線、３１−３２は出力線、２１１はＡＮＤ機能をも
つデバイス、３１１はＯＲ機能をもつデバイス、ｘ１〜
ｘａは外部入力信号、ｆ１〜ｆ。
は通常の出力信号、ｇは検査用観測信号である。
第２図は、第１図のデコーダ１１の具体的な一実施例を
示す回路図であ如、１１０，１１１はインバータ１１２
ｙｌ１５はＯＲゲートである。同図において、０Ｎ（ｌ
ゲー）１１Ｓｈ−１１５では、それぞれｘ、＋ｘｌ ＋
Ｘ、 −１−ｘ、 １ｘ 、＋ ｘ、及びＸ、＋Ｘ、
なる演算が実行され、その結果がデコード線１１６−１
１９に出力される。但し、＋は論理和、−は論理和の否
定を表す。デコーダ１２〜１４についても同様である。
示す回路図であ如、１１０，１１１はインバータ１１２
ｙｌ１５はＯＲゲートである。同図において、０Ｎ（ｌ
ゲー）１１Ｓｈ−１１５では、それぞれｘ、＋ｘｌ ＋
Ｘ、 −１−ｘ、 １ｘ 、＋ ｘ、及びＸ、＋Ｘ、
なる演算が実行され、その結果がデコード線１１６−１
１９に出力される。但し、＋は論理和、−は論理和の否
定を表す。デコーダ１２〜１４についても同様である。
再び第１図を参照して論理積アレイ２では、各積項線２
１−２７においてＡＮＤデバイス（２１１の・印に相当
する）の存在するデコード線の信号の論理積、Ｘ、 Ｘ
ｆｉ Ｘ３ｘ４ Ｘ、 Ｘｓ ｘ、２７＠ ＊ Ｘｘ（
Ｘｓ Ｘ４＋Ｘｓ Ｘ４）ｘｓ （Ｘ５ ＋ｘ、） ％
及びＸＩ Ｘ２ Ｘｓ ｋ Ｘａ Ｘａ Ｘｒ Ｘｓが
それぞれ生成され、叉、論理和アレイ３では各出力線３
１゜３２１１ＣｂイテＯＲ，デバイス（３１１の×印に
相当する）の存在する積項線の信号の論理和が、それぞ
れ生成される。従って、通常の出力信号ｆ、、ｆ、及び
検査用観測信号ｇは、次式で表わせる。
１−２７においてＡＮＤデバイス（２１１の・印に相当
する）の存在するデコード線の信号の論理積、Ｘ、 Ｘ
ｆｉ Ｘ３ｘ４ Ｘ、 Ｘｓ ｘ、２７＠ ＊ Ｘｘ（
Ｘｓ Ｘ４＋Ｘｓ Ｘ４）ｘｓ （Ｘ５ ＋ｘ、） ％
及びＸＩ Ｘ２ Ｘｓ ｋ Ｘａ Ｘａ Ｘｒ Ｘｓが
それぞれ生成され、叉、論理和アレイ３では各出力線３
１゜３２１１ＣｂイテＯＲ，デバイス（３１１の×印に
相当する）の存在する積項線の信号の論理和が、それぞ
れ生成される。従って、通常の出力信号ｆ、、ｆ、及び
検査用観測信号ｇは、次式で表わせる。
（Ｘ、ｌ＋Ｘ６）％ （
１）ｆ２− （ｘ、 ｘ２＋ｘ１ｘ、 ） （マ、−１
−ｘ、 ） （ｘｓ＋ｘａ ） Ｘｒ＋（ｘ、＋Ｘ、
） Ｘ、 Ｘ４ｘ；ｉｘ、！云十丸（−＋−）駒
（２）ｇ −ＸＩＸｔ Ｘｓ Ｘａ ＸＩ Ｘ
ａ Ｘｙ Ｘｓ （３）式（１１〜
（３）より、同図の回路に２個のすべての入力ベクトル
を１度ずつ加えたときの出力ｆ１． ｆ、及びｇのシン
ドローム３（ｆ、）、 ５（Ｇ）及び８（ｇ）が求め
られる。
１）ｆ２− （ｘ、 ｘ２＋ｘ１ｘ、 ） （マ、−１
−ｘ、 ） （ｘｓ＋ｘａ ） Ｘｒ＋（ｘ、＋Ｘ、
） Ｘ、 Ｘ４ｘ；ｉｘ、！云十丸（−＋−）駒
（２）ｇ −ＸＩＸｔ Ｘｓ Ｘａ ＸＩ Ｘ
ａ Ｘｙ Ｘｓ （３）式（１１〜
（３）より、同図の回路に２個のすべての入力ベクトル
を１度ずつ加えたときの出力ｆ１． ｆ、及びｇのシン
ドローム３（ｆ、）、 ５（Ｇ）及び８（ｇ）が求め
られる。
例えば５（４）−ｓ７である。
同図の回路において、デコーダ内の各信号線、デコード
線、積項線及び出力線の単一〇およびｌ縮退故障、各デ
コーダにおけるフィードバック・ループを生じない信号
線間、隣接するデコード線間％ ４’ｊ１項線間及び出
力線間のワイヤードＡＮＤとして機能する単一短絡故障
、又は論点アレーｒ部の単一クロスポイント故障が生じ
た場合には、Ｓ ＜ｔ、）Ｓ ｆｔ） 、Ｓ（ｇ）と異
なるシンドロームが出力されるので故障が検出できる。
線、積項線及び出力線の単一〇およびｌ縮退故障、各デ
コーダにおけるフィードバック・ループを生じない信号
線間、隣接するデコード線間％ ４’ｊ１項線間及び出
力線間のワイヤードＡＮＤとして機能する単一短絡故障
、又は論点アレーｒ部の単一クロスポイント故障が生じ
た場合には、Ｓ ＜ｔ、）Ｓ ｆｔ） 、Ｓ（ｇ）と異
なるシンドロームが出力されるので故障が検出できる。
第３図は、本発明の検査容易な論庁集積回路の具体的な
一実施例を示す回路図である。同図の回路構成は、第１
図の回路におけるデコーダ１１〜１４をデコード機能を
制御する手段をそなえたデコーダ４１〜４４で置換え、
（にデコーダ４５と論理′４ｔｉアレイ２内の部分アレ
イ２ｃを用いて、互・５）に包′＾′関係のｆＬい部分
積（ηｌ＋ｃｔ）、（τｊ２−１−ＣＬ）ｓ （ｔ１１
ｒｌ！＋Ｔ１１ｔｌｔ＋Ｃｔ ）−α；Ｉ Ｌｓ２＋ｆ
＋ｔ ｈｔ−ｔ−ｃｔ ）−（ｔｔｔ ＋Ｃｔ ） 及
ヒ（ｔｔ□＋Ｃｔ）を積項線２１−２６に付加したもの
である。ＣαＣ４及びＣｔはデコーダ４１〜４５０制御
入力であり、又ｔ、□１１１は検査用入力である。
一実施例を示す回路図である。同図の回路構成は、第１
図の回路におけるデコーダ１１〜１４をデコード機能を
制御する手段をそなえたデコーダ４１〜４４で置換え、
（にデコーダ４５と論理′４ｔｉアレイ２内の部分アレ
イ２ｃを用いて、互・５）に包′＾′関係のｆＬい部分
積（ηｌ＋ｃｔ）、（τｊ２−１−ＣＬ）ｓ （ｔ１１
ｒｌ！＋Ｔ１１ｔｌｔ＋Ｃｔ ）−α；Ｉ Ｌｓ２＋ｆ
＋ｔ ｈｔ−ｔ−ｃｔ ）−（ｔｔｔ ＋Ｃｔ ） 及
ヒ（ｔｔ□＋Ｃｔ）を積項線２１−２６に付加したもの
である。ＣαＣ４及びＣｔはデコーダ４１〜４５０制御
入力であり、又ｔ、□１１１は検査用入力である。
Ｍ４図は、第３図のデコーダ４１の具体的な一実施例を
示ず回路図であり、４１０．４１１はインバータ４１訃
−４１５はＯＲ・ゲートである。同図において、（〉Ｒ
ゲー） ４１２−４１５では、それぞれＸ＋＋Ｘｇ ｗ
１’＋＋ｘ、＋ｃ、 。
示ず回路図であり、４１０．４１１はインバータ４１訃
−４１５はＯＲ・ゲートである。同図において、（〉Ｒ
ゲー） ４１２−４１５では、それぞれＸ＋＋Ｘｇ ｗ
１’＋＋ｘ、＋ｃ、 。
ｘ、＋ｙｃ、＋Ｃ，及びｘｔ ＋％−１−ＣＩなる演算
が実行され、その結果がデコード線４１６−４１９に出
力される。
が実行され、その結果がデコード線４１６−４１９に出
力される。
デコーダ４ト４５についても同様である。
再び第３図を参１１＠シて、この回路が通常モード（Ｃ
，鵠−〇、Ｃｔ−１）で動作している時には、第１図の
回路と同一の１理が実現されている。制御入力ＣＩの値
が１であれば、デコーダ４１の出力（デコード線４１６
−４１９ ）の値は入力ｘ１ ＊ Ｘ２の値によらず１
である。従って、例えば、Ｃ，−Ｃ，−Ｃｔ−ｔとする
ことによりデコーダ４１．４２の入力Ｘ、 ／％−Ｘ、
、 Ｃ，及びＣ１だけに関する論理のシンドローム・
テストを実行することができる。このとき、積項線２１
．２２’ｔ’それぞれ実現されるＰｔ−（Ｘ、 ｘｔ
＋ｑ） （Ｘｓ ｘ４斗Ｃ１）。
，鵠−〇、Ｃｔ−１）で動作している時には、第１図の
回路と同一の１理が実現されている。制御入力ＣＩの値
が１であれば、デコーダ４１の出力（デコード線４１６
−４１９ ）の値は入力ｘ１ ＊ Ｘ２の値によらず１
である。従って、例えば、Ｃ，−Ｃ，−Ｃｔ−ｔとする
ことによりデコーダ４１．４２の入力Ｘ、 ／％−Ｘ、
、 Ｃ，及びＣ１だけに関する論理のシンドローム・
テストを実行することができる。このとき、積項線２１
．２２’ｔ’それぞれ実現されるＰｔ−（Ｘ、 ｘｔ
＋ｑ） （Ｘｓ ｘ４斗Ｃ１）。
Ｐｔ −（ｘａ ＋Ｃ１） （Ｘ３ ”Ｌ＋ｘｓ Ｘａ
＋ＣＪ ）にはＰ１’ Ｂなる包含関係が存在するた
め積項線２１が冗長となり、この線とデコーダ４１．４
２の出力線の各交点のクロスポイント故障が検出不能と
なる。Ｃ、−ｑ−Ｃｔ””１としてデコーダ４３．４４
の入力）ｃ！”’Ｘａ ＊ Ｃｓ及びＣ，だけに関する
論理のシンドローム・テスｔを行った場合にも、例えば
、積項線２３と２５の間に同様の関係が生じる。
＋ＣＪ ）にはＰ１’ Ｂなる包含関係が存在するた
め積項線２１が冗長となり、この線とデコーダ４１．４
２の出力線の各交点のクロスポイント故障が検出不能と
なる。Ｃ、−ｑ−Ｃｔ””１としてデコーダ４３．４４
の入力）ｃ！”’Ｘａ ＊ Ｃｓ及びＣ，だけに関する
論理のシンドローム・テスｔを行った場合にも、例えば
、積項線２３と２５の間に同様の関係が生じる。
回路を部分回路に分割し、各部分回路についてシンドロ
ームｅテストを実行してテスト時間の短絡を図っても、
その為に上記のように検出されない故障が生じるならば
、問題である。第３図の回路におけるデコーダ４５及び
論理積アレイ２内の部分アレイ２Ｃは、この問題を解決
するために付加されたものである。前述のように部分ア
レイ２ｃでは、互いに包含関係のない部分積が生成され
るので、テスト・モードの下では常にこの部分積を付加
することにより冗長な積項線の発生を防ぐことができる
。例えば、Ｃ，−Ｃ，−１の下テＸ、−ｔｘ、 、 Ｃ
，。
ームｅテストを実行してテスト時間の短絡を図っても、
その為に上記のように検出されない故障が生じるならば
、問題である。第３図の回路におけるデコーダ４５及び
論理積アレイ２内の部分アレイ２Ｃは、この問題を解決
するために付加されたものである。前述のように部分ア
レイ２ｃでは、互いに包含関係のない部分積が生成され
るので、テスト・モードの下では常にこの部分積を付加
することにより冗長な積項線の発生を防ぐことができる
。例えば、Ｃ，−Ｃ，−１の下テＸ、−ｔｘ、 、 Ｃ
，。
’２８ ｊｉｌｔ ｉｌ！及びＣｔ （但し、Ｃ０とＣ
７は同一の人力Ｃでドライブするものとする）に関する
論理のシンドローム・テストを実行したとき、積項線２
１゜２２で実現される論理は、Ｐ８′−（ｘｌｘ、＋ｃ
）（Ｘ４ｘ４十〇）（ｔｏ＋ｃｔ）、 Ｐ２′−（ｘ２
十〇） （ｘｓ Ｘ４＋ ｘｓ ｘ、 ＋Ｃ） （ｔｌ
、＋Ｃｔ）〆ｐＨとなり、両舌に包含関係は存在しなく
なる。
７は同一の人力Ｃでドライブするものとする）に関する
論理のシンドローム・テストを実行したとき、積項線２
１゜２２で実現される論理は、Ｐ８′−（ｘｌｘ、＋ｃ
）（Ｘ４ｘ４十〇）（ｔｏ＋ｃｔ）、 Ｐ２′−（ｘ２
十〇） （ｘｓ Ｘ４＋ ｘｓ ｘ、 ＋Ｃ） （ｔｌ
、＋Ｃｔ）〆ｐＨとなり、両舌に包含関係は存在しなく
なる。
他の積項線間につ覗ハても同様である。同図の回路では
、次にｃ、−ｃ、１の下で、ｘ５／’−４ａ Ｉ Ｃｓ
＊ Ｃ４，＊ ’ＩＩ＞ｔ、２及びＣｔ（但し、Ｃ８
とＣ４とは同一の入力でドライブするものとする）に関
する論理のシンドローム・テストを実行すれば、両者を
合せｔ全体のテストとするととができる。
、次にｃ、−ｃ、１の下で、ｘ５／’−４ａ Ｉ Ｃｓ
＊ Ｃ４，＊ ’ＩＩ＞ｔ、２及びＣｔ（但し、Ｃ８
とＣ４とは同一の入力でドライブするものとする）に関
する論理のシンドローム・テストを実行すれば、両者を
合せｔ全体のテストとするととができる。
第５図は、通常の論理を実現する積項線が３６本ある場
合に検査用として付加されるデコーダ４ａ＋４ｂ、テス
ト・モードでの冗長な積項線の発生を防ぐだめの部分ア
レイ２Ｃの構成及び検査用観測信号ｇを生成する積項線
の具体的な一実施例を示す回路図である。ｔｔｔ＊ Ｇ
ｂ ｔ２１及びｔ２２は検査用入力であり、又Ｃｔはデ
コーダ４ａ及び４ｂに共通の制御入力である。
合に検査用として付加されるデコーダ４ａ＋４ｂ、テス
ト・モードでの冗長な積項線の発生を防ぐだめの部分ア
レイ２Ｃの構成及び検査用観測信号ｇを生成する積項線
の具体的な一実施例を示す回路図である。ｔｔｔ＊ Ｇ
ｂ ｔ２１及びｔ２２は検査用入力であり、又Ｃｔはデ
コーダ４ａ及び４ｂに共通の制御入力である。
一般に積項線がｐ不である場合、通常の論理を実現する
（ｐ−１）本の積項線に対してｄ −Ｃ（ｐ−２）／６
）＋１ （但し、０はガウス記号である）個のデコーダ
と論理積アレイ内にこのデコーダに対応する部分アレイ
２Ｃが故障検査用として必要である。
（ｐ−１）本の積項線に対してｄ −Ｃ（ｐ−２）／６
）＋１ （但し、０はガウス記号である）個のデコーダ
と論理積アレイ内にこのデコーダに対応する部分アレイ
２Ｃが故障検査用として必要である。
この部分アレイ２Ｃには、化５図に例示したような方法
で、（ｐ−１）本の各積項線に、互いに包含関係のない
部分積が付加されるようにプログラムする。叉、残りの
積項線は検査用観測信号ｇを生成するために用いる。ｇ
は哨３図の回路における積項線２７と同様に、通常入力
Ｘ、””Ｘ、、ｎ、制御人力Ｃ１〜Ｃ及びＣｔ、検査ｈ
ｉ大入力Ｉｌｔ１２〜ｔｄ、、ｔｄ、、に関して次式で
表せる。
で、（ｐ−１）本の各積項線に、互いに包含関係のない
部分積が付加されるようにプログラムする。叉、残りの
積項線は検査用観測信号ｇを生成するために用いる。ｇ
は哨３図の回路における積項線２７と同様に、通常入力
Ｘ、””Ｘ、、ｎ、制御人力Ｃ１〜Ｃ及びＣｔ、検査ｈ
ｉ大入力Ｉｌｔ１２〜ｔｄ、、ｔｄ、、に関して次式で
表せる。
第６図は、第３図のデコーダ４１の具体的なもう一つの
実施例を示す回路図であり、６１０．６１１はインバー
タ、６１２，６１５はＮＡＮＤゲートである。
実施例を示す回路図であり、６１０．６１１はインバー
タ、６１２，６１５はＮＡＮＤゲートである。
第４図のデコーダのかわりに同図のデコーダを用いる場
合に（仕、式（４）のかわりに、例えば、次式を検査用
観測信号ｇとすれば同様の効果が得られる。
合に（仕、式（４）のかわりに、例えば、次式を検査用
観測信号ｇとすれば同様の効果が得られる。
ここで、デコーダの出力ｆ直を、すべて１にするために
は、制御入力の値を０にしなければならないことに注意
を要する。
は、制御入力の値を０にしなければならないことに注意
を要する。
上記の式（４）、 （５）は、いｒれも信号線の短絡故
障がワイヤー−ＡＮＤとして機能する場合の検査用観測
信号ｇである。これに対して短絡故障がワイヤードＯ１
′Ｌとして機能する場合で、第４図のデコーダを用いる
ときには、例えば、式（６）を、又第６図のデコーダを
用いるときには式（７）をｇとすれば良い。
障がワイヤー−ＡＮＤとして機能する場合の検査用観測
信号ｇである。これに対して短絡故障がワイヤードＯ１
′Ｌとして機能する場合で、第４図のデコーダを用いる
ときには、例えば、式（６）を、又第６図のデコーダを
用いるときには式（７）をｇとすれば良い。
尚、デコーダの構成と短絡故障のタイプに関する検査用
観測信号ｇについては、前記特願昭５７−０３６１６７
分明ＭＢ書「ｉ論理集積回路」に示されている。父、上
記では２ビツトデフ一ド方式の場合について述べたが、
１ピツトデコ一ド方式の場合についても同様に考えるこ
とができる。
観測信号ｇについては、前記特願昭５７−０３６１６７
分明ＭＢ書「ｉ論理集積回路」に示されている。父、上
記では２ビツトデフ一ド方式の場合について述べたが、
１ピツトデコ一ド方式の場合についても同様に考えるこ
とができる。
以上、詳細に説明したように本発明の論理集積回路は、
通常動作時の論理機能とは無関係に予め決めることので
きる簡単な検査用論理を付加することにより、信号線の
論理縮退故障、フィードバック・ループを生じない信号
線間の短絡故障及び論理アレイ部分のクロスポイント故
障の検査を短時間で簡単に実行することができ、この結
果論理ＬＳＩ／ＶＬ８Ｉの検査コストの低域及び信頼団
の向上にその効果は大なるものがある。
通常動作時の論理機能とは無関係に予め決めることので
きる簡単な検査用論理を付加することにより、信号線の
論理縮退故障、フィードバック・ループを生じない信号
線間の短絡故障及び論理アレイ部分のクロスポイント故
障の検査を短時間で簡単に実行することができ、この結
果論理ＬＳＩ／ＶＬ８Ｉの検査コストの低域及び信頼団
の向上にその効果は大なるものがある。
【図面の簡単な説明】
第１図は、従来の検査容易な論理集積回路の具体的な一
実施例を示す回路図、第２図は第１図のデコーダ１１の
具体的な一実施例を示す回路図、第３図は本発明の論理
集積回路の具体的な一実施例を示す回路図、第４図は第
３図のデコーダ４１の具体的な一実施例を示す回路図、
第５図は本発明の論理集積回路における検査用付加論理
の具体的なもう一つの実施例を示す回路図、第６図は第
３図のデコーダ４１のもう一つの実施例を示す回路図で
ある。 図において、 １１Ｎ１４・・・・・・・・・デコーダ、１１ｅｆ−Ｊ
１１９・・・・・・・・・デコード線、２・・・・・・
・・・論理積アレイ、２ａ、 ２ｂ・・・・・・・・・
部分アレイ、２１”！ ７・・・・・・・・・積項線、
２１１・・・・・・・・・ＡＮＩ）機能をもつデバイス
、計・・・・・・・・論理和アレイ、３１，３２・・・
・・・・・・出力伊、３１１・・・・・・・・・Ｏｌシ
機能をもつデバイス、１１０． ｉｌｌ・・・・・・・
・・インバータ、１１ト１１５・・・・・・・・・０１
（、ゲート、４１〜４５・・・・・・・・・デコーダ、
４１６−４１９−・−・−デコード線、２ｃ・・・・・
・・・・部分アレイ、４１０．４１１・・・・・・・・
・インバータ、４１ト４１５・・・・・・・・・Ｏ几ゲ
ー）、４ａ＋ ４ｂ・・・・・・・・・デコーダ、６１
０、６１１・・・・・・・・・インバータ、６１ｈ１５
・・・・・・・・・ＮＡＮＤゲート、Ｘ １−Ｘａ・・
・・・・・・・外ｈ１ζ入力信号、Ｃ１０，、Ｃｔ −
０゜・・・・・・制御入力信号、’１１’ ｔｌｂ ｊ
！ｌ＊ １２２・・・・・・・・・検査用入力信号、ｆ
ｌｌ’２・・・・・・・・・通常の出力信号、ｇ・・・
・・・・・・検査用観測信号、をそれぞれ表す。 代成人弁別−Ｊ 白眉 晋 才 １ 図 千 ２ 図 口−−−−−−−−−−−−−−−−１１−一丁一−−
−−−−−−−−“ １ オ ３ 図
実施例を示す回路図、第２図は第１図のデコーダ１１の
具体的な一実施例を示す回路図、第３図は本発明の論理
集積回路の具体的な一実施例を示す回路図、第４図は第
３図のデコーダ４１の具体的な一実施例を示す回路図、
第５図は本発明の論理集積回路における検査用付加論理
の具体的なもう一つの実施例を示す回路図、第６図は第
３図のデコーダ４１のもう一つの実施例を示す回路図で
ある。 図において、 １１Ｎ１４・・・・・・・・・デコーダ、１１ｅｆ−Ｊ
１１９・・・・・・・・・デコード線、２・・・・・・
・・・論理積アレイ、２ａ、 ２ｂ・・・・・・・・・
部分アレイ、２１”！ ７・・・・・・・・・積項線、
２１１・・・・・・・・・ＡＮＩ）機能をもつデバイス
、計・・・・・・・・論理和アレイ、３１，３２・・・
・・・・・・出力伊、３１１・・・・・・・・・Ｏｌシ
機能をもつデバイス、１１０． ｉｌｌ・・・・・・・
・・インバータ、１１ト１１５・・・・・・・・・０１
（、ゲート、４１〜４５・・・・・・・・・デコーダ、
４１６−４１９−・−・−デコード線、２ｃ・・・・・
・・・・部分アレイ、４１０．４１１・・・・・・・・
・インバータ、４１ト４１５・・・・・・・・・Ｏ几ゲ
ー）、４ａ＋ ４ｂ・・・・・・・・・デコーダ、６１
０、６１１・・・・・・・・・インバータ、６１ｈ１５
・・・・・・・・・ＮＡＮＤゲート、Ｘ １−Ｘａ・・
・・・・・・・外ｈ１ζ入力信号、Ｃ１０，、Ｃｔ −
０゜・・・・・・制御入力信号、’１１’ ｔｌｂ ｊ
！ｌ＊ １２２・・・・・・・・・検査用入力信号、ｆ
ｌｌ’２・・・・・・・・・通常の出力信号、ｇ・・・
・・・・・・検査用観測信号、をそれぞれ表す。 代成人弁別−Ｊ 白眉 晋 才 １ 図 千 ２ 図 口−−−−−−−−−−−−−−−−１１−一丁一−−
−−−−−−−−“ １ オ ３ 図
Claims (1)
- デコード機能を制御する手段をそなえた外部入力信号の
デコーダ群と該デコーダ群の出力信号の任意の論理積を
生成するｐ本の積項線をもつプログラム可能な論理積ア
レイと該論理積アレイの出力信号の任意の論理和を生成
するｑ本の出力線をもつプログラム可能な論理和アレイ
とから成る論理アレイにおいて、前記デコーダ群の一部
及びそれに係わる前記論理積アレイの一部を用いて、互
いに包含関係のない部分積を前記ｐ本の積項線のうち、
（ｐ−１）本に検査用として予め付加し、更に残りの１
本の積項線を用いて通常の論理とは無関係に予め決める
ことのできる検査用観測信号を生成し、該信号を観測す
ることによりシンドローム・テストを容易にしたことを
特徴とする論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18112682A JPS5970318A (ja) | 1982-10-15 | 1982-10-15 | 論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18112682A JPS5970318A (ja) | 1982-10-15 | 1982-10-15 | 論理集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5970318A true JPS5970318A (ja) | 1984-04-20 |
Family
ID=16095314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18112682A Pending JPS5970318A (ja) | 1982-10-15 | 1982-10-15 | 論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5970318A (ja) |
-
1982
- 1982-10-15 JP JP18112682A patent/JPS5970318A/ja active Pending
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