JPS5965475A - Semiconductor device - Google Patents
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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Abstract
Description
【発明の詳細な説明】
本発明は、耐圧が高くなされた半導体デバイスに関する
。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor device with high breakdown voltage.
大電力用半導体デバイスの用途は広い。各種モータ制御
、直流交流変換等から太き（は直流送電などに使われて
いる。大電力用半導体デバイスに要求される性能はもち
ろん各種あるが、その中で所望の耐圧を有していて、導
通時のオン電圧ができるだけ低いことが要求される。オ
□ン：電圧は、通常、主電極間隔が広くなるにつれ高く
なる傾向にある。したがっ□て、できるだけ薄い主電極
間隔で所望の耐圧を達成することが望まれる。High power semiconductor devices have a wide range of applications. It is used for various motor control, DC/AC conversion, DC power transmission, etc.Of course, there are various performances required for high power semiconductor devices, but among them, it has the desired withstand voltage, It is required that the on-voltage during conduction be as low as possible.On: Voltage normally tends to increase as the main electrode spacing increases.Therefore, the desired withstand voltage is achieved with the thinnest main electrode spacing possible. It is hoped that this will be achieved.
半導体デバイスの耐圧を、−次元のｐｎ接合で得られる
値から低下させる原因は、２つある。一つは、ゲートも
しくはベース電極の端部への電界嶽中であり、−次元の
耐圧の６０〜７０％程度にまで耐圧を低下させる。もう
一つは１表面の問題である。表面での耐圧低下には、い
ろいろな問題が関連するが、簡単に言ってしまえば、表
面保護膜及び界面に存在する電荷により、半導体表面に
キャリアの蓄積層が生じて、表面に沿っての空乏層の幅
が狭くなって電界強度が高くなり耐圧が低下するのであ
る。表面保護膜として設けられるＳ童０２膜などの誘電
率が、シリコンの誘電率より小さいことによる表面に旧
う電界強度が上昇す本坦とも、一つの原因である。There are two reasons why the breakdown voltage of a semiconductor device is lowered from the value obtained by a -dimensional pn junction. One is when an electric field is applied to the edge of the gate or base electrode, which lowers the breakdown voltage to about 60 to 70% of the -dimensional breakdown voltage. The other problem is one surface. There are various problems associated with the decrease in breakdown voltage at the surface, but simply put, due to the charges existing in the surface protective film and the interface, an accumulation layer of carriers is created on the semiconductor surface, and carriers are accumulated along the surface. The width of the depletion layer becomes narrower, the electric field strength increases, and the withstand voltage decreases. One of the causes is that the dielectric constant of the SOD02 film provided as a surface protective film is smaller than that of silicon, which increases the electric field strength on the surface.
こうした、実際の半導体デバイスに必然的に生じる、２
次元構造あるいは３次元構造及び表面の存在による耐圧
低下を防ぐ方法として、各種の方法が使われている。そ
の代表的なものが、（ｌｌｇｕａｒｄ ｒｉｎｇ、（２
１ｆｉｅｌｄｐｌａｔｅ、 （３１ｆｉｅｌｄ ｌｉ
ｍｉｔｉｎｇ ｒｉｎｇ、 （４）ｅｑｕｉｐｏｔｅｎ
ｔｉａｌ ｒｉｎｇ ｗｉｔｈ ｒｅｓｉｓｔｉｖｅｆ
ｉｌｍ、（５）ｂｅｖｅｌｉｎｇ （ｐｏｓｉｔｉｖ
ｅ ｂｅ−ｖｅｌｉｎｇ、ｎｅｇａｔｉｖｅ ｂｅｖ
ｅｌｉｎｇ）、（６１ｄｅ−ｐｌｅｔｉｏｎ ｅｔｃ
ｈ ｍｅｔｈｏｄ の６通りである。These two types of problems that inevitably occur in actual semiconductor devices.
Various methods are used to prevent a decrease in pressure resistance due to the presence of dimensional or three-dimensional structures and surfaces. The representative ones are (llguard ring, (2
1 field plate, (31 field li
Miting ring, (4) equipoten
tial ring with resistive
ilm, (5) beveling (positiv
e be-veling, negative bev
eling), (61de-pletion etc.
There are six methods.
これらの方法は、まちがいなく、半導体デバイスの耐圧
を向上させる。These methods undoubtedly improve the breakdown voltage of semiconductor devices.
本発明の目的は、耐圧向上のための新しい手段を備えた
半導体デバイスを提供することである。An object of the present invention is to provide a semiconductor device equipped with new means for improving breakdown voltage.
以下図面を参照しながら本発明の詳細な説明する。The present invention will be described in detail below with reference to the drawings.
静電誘導サイリスタ（Ｓ Ｉ Ｔ ｈ ｙ）は、基本的
にはｐ＋ｎ−ｎ＋ダイオードのｎ＋主電極領域ため、導
通時のオン電圧が低く、ゲートによる遮断が高速匠行え
て、しかもターンオフ過程での破壊がまったくないデバ
イスで、大電力高速ヌイノチングにきわめて適している
。Static induction thyristors (SIT hyristors) are basically n+ main electrode regions of p+n-n+ diodes, so the on-voltage during conduction is low, the gate can be shut off at high speed, and the turn-off process is fast. It is a completely non-destructive device and is extremely suitable for high-power, high-speed nulling.
ｓＩ’ｒｈｙを例にとりながら本発明の説明を行う。The present invention will be explained using sI'rhy as an example.
本発明の半導体デバイスの断面構造を第１図に示す。半
導体デバイスの周辺部だけが描かれていて、半導体デバ
イス本体はこの図の左方向に構成されているわけである
。１１ニアノード金属電極、１２：ｐ＋７メード領域、
１３：ｐ＋７ノード領域に直接隣接する比較的不純物密
度の高い薄いｎ領域、１４：不純物密度のきわめて低い
高抵抗ｎ−−領域、１５：ＳＩ’ｒｈｙＬ７）ｐ＋ゲー
ト領域、１６．１７：浮遊状態になされたｐ フィール
トリミツチイングリフグ、ｐ ケート領域１５にオーミ
ック接触している金属電極、１９．ｐ フィールドリミ
ノテングリング１６にオーミック接触している金属電極
、］挿９ ： Ｓ ｉ０２、Ｓｉ３Ｎ４、ボリイミ・
ドフィルムなどよりなる絶縁層である。金属電極１８
は、ｐ＋領域１６の上にまで達しており、１９はｐ＋領
域１７の上にまで到達して℃・る。金属電極１８とｐ＋
領域１６、及び金属電極１９とｐ＋領域１７の−に所定
の静電容量を導入するためである。FIG. 1 shows a cross-sectional structure of a semiconductor device of the present invention. Only the periphery of the semiconductor device is shown, and the main body of the semiconductor device is toward the left in this figure. 11 near-node metal electrode, 12: p+7 made region,
13: Thin n region with relatively high impurity density directly adjacent to p+7 node region, 14: High resistance n- region with extremely low impurity density, 15: SI'rhyL7) p+ gate region, 16.17: In floating state a metal electrode in ohmic contact with the p-gate region 15, 19. p Metal electrode in ohmic contact with field riminoten ring 16,] Insert 9: Si02, Si3N4, Boliimi
This is an insulating layer made of hard film, etc. Metal electrode 18
reaches above the p+ region 16, and 19 reaches above the p+ region 17. Metal electrode 18 and p+
This is to introduce a predetermined capacitance between the region 16, the metal electrode 19, and the p+ region 17.
説明を簡単にするために、７ノード電極に最大阻止電圧
Ｖａｍが加えられた時、ｎ−領域１４は完全に空乏化し
、ｎ領域１３の少なくとも一部は空乏化せずに中性領域
が残るものとする。ゲートに逆パイ７ヌーＶｇが加えら
れていることもある。一応簡単のためにｐ ゲート１５
とｐ＋アノード１２０間にｖａｍの正電圧が加えられて
いるものとする。To simplify the explanation, when the maximum blocking voltage Vam is applied to the 7-node electrode, the n-region 14 is completely depleted, and at least a part of the n-region 13 is not depleted, leaving a neutral region. shall be taken as a thing. Gyakupai 7 Nu Vg is sometimes added to the gate. For simplicity, p gate 15
It is assumed that a positive voltage vam is applied between the p+ anode 120 and the p+ anode 120.
したがって、ｐ＋ゲート領域１５とｎ−一領域１４の接
合面は逆パイでヌされ、この部分にもつとも高い電界が
現われる。Therefore, the junction surface between the p+ gate region 15 and the n-1 region 14 is shaped like an inverted pi, and a high electric field appears at this portion.
第１図と同じ構造を第２図に示す。寸法を図のように決
める。ｐゲート１５とｐ ７ノードｉ肋ｌの容量Ｃ’ｓ
、ｐ＋ゲート１５とｐ＋−ｙイールドリミッティングリ
ング１６の間の容量Ｃ１□、１６と１２の間の容量Ｃ２
，１６と１７の間の容量Ｃａｍ、１７と１２の間の容量
Ｃ３とする。フ、イールドリミッティングリングが１個
の場合の回路は第３図のようになり、２個の場合の回路
は第４図のようになる。ＦＬＲＩ、ＦＬＲ２はフィール
ドリミッティングリング１番目、２番目の意味である。The same structure as in FIG. 1 is shown in FIG. Determine the dimensions as shown. Capacitance C's of p gate 15 and p7 node i
, capacitance C1□ between p+ gate 15 and p+-y yield limiting ring 16, capacitance C2 between 16 and 12
, 16 and 17, and a capacitance C3 between 17 and 12. A circuit with one yield limiting ring is shown in FIG. 3, and a circuit with two yield limiting rings is shown in FIG. 4. FLRI and FLR2 mean the first and second field limiting rings.
Ｇ、Ａはそれぞれゲート、アノードである。Ｇ−Ａ間に
■ａｒｎの電圧が加わっているとする。第３図の場合、
Ｇ−ＦＬＲＩ間に加わる電圧Ｖ１２とＦＬＲＩ−Ａ間に
加わる電圧ｖ２とすると
Ｃ２（１）
ＶＩ２″” Ｃ”；２＋ ０２”ａ ｍＶ２−Ｃ（２）
Ｃ，□十Ｃ２ａｍ
となる。第４図でそれぞれ、Ｇ−ＦＬＲＩ、ＦＬＲＩ−
Ａ、′ＦＬＲ１−ＦＬＲ２、ＦＬＲ２−Ａ間に加わる電
圧、Ｖ１□、ｖ２、■２３、■、はそれぞれ
となる。ところで、第３図、第４図に描がれた容量ｃ１
□、ｃ２、ｃ２３、ｃ３は。−領域が完全に空乏化して
いるとの近似のもとでは略々次のような値で与えられる
。紙面垂直方向の長さｌとする。G and A are a gate and an anode, respectively. Assume that a voltage of ■arn is applied between G and A. In the case of Figure 3,
If the voltage V12 applied between G-FLRI and the voltage v2 applied between FLRI-A are C2(1)VI2''C'';2+02''a mV2-C(2)C,□0C2am. In Figure 4, G-FLRI and FLRI-
A, 'The voltages applied between FLR1 and FLR2 and FLR2 and A, V1□, v2, ■23, and ■, are respectively. By the way, the capacitance c1 depicted in Figs. 3 and 4
□, c2, c23, c3. - Under the approximation that the region is completely depleted, the value is approximately given as follows. Let the length in the direction perpendicular to the paper surface be l.
となる。ε８、ε１は゛それぞれシリコンと絶縁膜２０
の誘・電率である。becomes. ε8 and ε1 are silicon and insulating film 20, respectively.
The permittivity and electric constant of
まず、第３図のフィールドリミッティングリングが１個
の場合について説明する。１，０００Ｖ前後の耐圧のデ
バイスに使用されるｐ＋アゲート域１５の端部への電界
集中や表面保護膜中等の電荷によるシリコン表面の実効
キャリア濃度の増加などから、−次元ｐ十ｎ−−接合耐
圧の５０％程度まで耐圧が低下することもある。そうだ
とすれば、１個のフィールドリミッティングリングを設
けた、第３図の場合、式（１）、（２）で与えられるｖ
１□、Ｖ２が１、Ｖａｍ
Ｖ１□キＶ２−Ｆ−（１１）
となることが要求される。すなわち、フィールドリミッ
ティングリングと？ゲート、及びｐ＋７ノード間に、そ
れぞれほぼ等しくなるように電圧が加わらなければなら
ないことになる。First, the case where there is one field limiting ring in FIG. 3 will be explained. Due to the electric field concentration at the edge of the p+ agate region 15 used in devices with a withstand voltage of around 1,000 V and the increase in the effective carrier concentration on the silicon surface due to charges in the surface protective film, etc. The breakdown voltage may drop to about 50% of the breakdown voltage. If so, in the case of Figure 3 with one field limiting ring, v is given by equations (1) and (2).
1□, V2 is required to be 1, Vam V1□kiV2-F-(11). Namely, with a field limiting ring? This means that approximately equal voltages must be applied between the gate and the p+7 node.
式（１りと、（１）、（２）より
Ｃ□２ ′ＦＣ２Ｆ＋２１
が要請さ・れる。本発明の構造を用いれば、この条件は
容易に達成される。従来のフィールドリミノティンク°
す・１グでは側底との条件は達成されない。５１攻なら
、従来のフィールドリミッティングリング構造では、式
（７）で与えられる容量Ｃ１□に、右辺の第２項が存在
しないからである。すなわち、フィルドリミッティング
リングと金属電極に重なりを持だなかったからである。From equations (1) and (2), C□2 ′FC2F+21 is required. Using the structure of the present invention, this condition can be easily achieved.
The basolateral condition is not achieved with S.1g. This is because, in the case of the 51 attack, in the conventional field limiting ring structure, the second term on the right side does not exist in the capacitance C1□ given by equation (7). That is, this is because there was no overlap between the fill limiting ring and the metal electrode.
本発明の構造では、この右辺第２項を操作することによ
って、殆んど必ず所望の条件が実現される。′Ｗ３、ｄ
ｉの値を設計するわけである。具体例について述べてお
く。１．０ＯＯＶ〜２、ｏｏｏｖ級の耐圧を想定して、
Ｌ＝９０ ａ−ｍ、 Ｄ＝１０Ｂｍ、Ｗ 、 ＝７０
ｌｔｍ、 Ｗ、 ＝８０１１ ｍとして、Ｗ３とｄｉ
を求°“６°９．８゜
単位長さ当りの値である。すなわち、ｌ−１ｃｎＬとし
ている。この値から１．４８ ｐ Ｆ分に式（７）右辺
第、１４ｉ ｍ、 Ｋ持たせればよい。絶縁物の比誘電
率を４とすれば、ｄｌ＝ ３ μｍ、 Ｗ３＝１２、５
ｐ ｍ、あるいは、ｄ ｉ ＝ ６ ｐ ｍ、 Ｗ、
＝２５μｍなどとなるわけである。ｄｉＯ値は、使用す
る絶縁物の絶縁破壊強度と、相隣り合うｐ＋領域間に持
たせる耐圧の値から決める。In the structure of the present invention, the desired condition is almost always achieved by manipulating the second term on the right side. 'W3,d
The value of i is designed. Let me describe a specific example. Assuming a withstand voltage of 1.0OOV to 2,000V,
L=90 a-m, D=10Bm, W, =70
ltm, W, =8011 m, W3 and di
is the value per unit length of 6°9.8°, that is, l-1cnL. From this value, add 1.48 p F to the right side of equation (7), 14i m, K. If the dielectric constant of the insulator is 4, then dl = 3 μm, W3 = 12, 5
p m, or d i = 6 p m, W,
= 25 μm, etc. The diO value is determined based on the dielectric breakdown strength of the insulator used and the withstand voltage between adjacent p+ regions.
半導体デバイスの耐圧が増すＫつれ、挿入するフィール
ドリミッティングリングの数を増して行く。たとえば、
Ｌ＝４００μｍ程度にして、耐圧６．’０００ Ｖデバ
イスを実現する場合には、たとえば、フィールドリミッ
ティングリングを４個設けて、相隣り合うフィールドリ
ミッティングリング間に持たせる耐圧を１．０００ Ｖ
程度にし、最外周のフィールドリミッティングリングと
７メ一ド間の耐圧を２．０００Ｖ程度もてばよいように
する。いずれにしても、最大阻止電圧状態やサージ電圧
印加時に、印加される電圧が、挿入されたフィールドリ
ミッティングリングに、所定の値ずつ分配されて加わり
、一部に極端な電界集すなわち、フィールトリミツチイ
ングリ′ンダの寸法及びその間隔、リングと金属電極の
重なる面積及びその間の絶縁膜の厚ごなどを設計すれば
よいわけである。As the withstand voltage of semiconductor devices increases, the number of inserted field limiting rings increases. for example,
Make L=about 400μm and withstand voltage 6. When realizing a '000 V device, for example, four field limiting rings are provided, and the withstand voltage between adjacent field limiting rings is 1.000 V.
The voltage resistance between the outermost field limiting ring and the seventh mesh should be about 2.000V. In any case, in the maximum blocking voltage state or when a surge voltage is applied, the applied voltage is distributed to the inserted field limiting ring by a predetermined value, causing extreme electric field concentration in some parts, that is, field limiting. All that is required is to design the dimensions of the ring leader and their spacing, the overlapping area of the ring and metal electrode, the thickness of the insulating film between them, and so on.
２個のフィールトリミツテインダを用いた場合の設計例
を述べておく。A design example using two field limiters will be described below.
第４図に示される回路になるわけであるが、たとえば、
フィールトリミツティ：／ブリング間にかかる電圧は等
しくする。The circuit shown in Fig. 4 is obtained, for example,
Field limit: The voltage applied between /bring should be equal.
■１□：Ｖ２３：■３−１ ： １ ： ｎ
（Ｉ３）というように電圧分配を決める。すなわち（Ｃ
２（Ｃ２３＋Ｃ３）十Ｃ２３Ｃ３） ：Ｃ１□Ｃ３：Ｃ
１２Ｃ２゜＝１： １：’ｎ
（＋４］である。式（Ｉ４）より、
Ｃ，２３＝ ｎ Ｃ３（＋５ｌ
Ｃ１２＝ （ｎ＋１） Ｃ２＋ｎＣ３（１６）とい
うように決めればよい。たとえば、３、 ＯＯＯＶ耐圧
のデバイスで、フィールドリミッティングリング間に７
５０Ｖ、２つを持たせるように設計する。ｎ ＝ ２で
ある。■1□:V23:■3-1: 1: n
The voltage distribution is determined as (I3). That is, (C
2(C23+C3) 10C23C3) :C1□C3:C
12C2゜=1: 1:'n
(+4]. From formula (I4), it can be determined as follows: C, 23 = n C3 (+5l C12 = (n+1) C2 + nC3 (16). For example, in a device with 3. OOOV withstand voltage, the field limiting ring between 7
Designed to have two 50V. n = 2.
式（１５）、（１６）より
Ｃ２３＝ ２Ｃ’３ （
＋５１’Ｃ□２＝ ３Ｃ２＋２Ｃ３（＋６＋’
のように、右容量を決めればよい。ｎ−一領域の不純物
密度Ｎ、を５ Ｘ １０” ｃｍ−３、Ｌ＝ ３００μ
ｍの基板を使う場合、上記の条件を満足する寸法はたと
えば次のようになる。第２図で示されている寸法を使っ
て示す。From formulas (15) and (16), C23= 2C'3 (
+51'C□2=3C2+2C3 (+6+') The right capacitance can be determined as follows. The impurity density N in the n-1 region is 5 x 10" cm-3, L = 300μ
When using a substrate of m, the dimensions that satisfy the above conditions are, for example, as follows. Illustrated using the dimensions shown in FIG.
Ｌ ＝３００ μｒｎ 、 Ｗ １−１５０ μ”
％Ｗ ２−１００ａｍ、 Ｄ＝１５μｍ、Ｗｇ１＝Ｗ
ｇ２＝１２０μ”−Ｗ３＝１２０μｆｉ、Ｗ４＝３５ｐ
ｍ、 ｄｉ＝５μｆｆｌである。絶縁物の平均比誘導率
５としている。L = 300 μrn, W 1-150 μ”
%W 2-100am, D=15μm, Wg1=W
g2=120μ”-W3=120μfi, W4=35p
m, di=5 μffl. The average specific inductivity of the insulator is 5.
略々、このように設計したｓＩ’ｒｈｙで、略々３．０
００ Ｖ耐圧の動作が得られている。５μｍ厚さの絶縁
層のほとんどはポリイミドで形成した。Approximately, with sI'rhy designed like this, approximately 3.0
00 V operation was obtained. Most of the 5 μm thick insulating layer was made of polyimide.
さらに非常に高い耐圧を得るときには、最外周のフィー
ルドリミッティングリングに、を併用することも有用で
ある。Furthermore, when obtaining a very high withstand voltage, it is also useful to use the outermost field limiting ring.
このように本発明の構造を用いれば、ゲートあるいはベ
ースへの電界集中による耐圧低下、表面での耐圧低下を
伴なうことなく、シリコンの本来の耐圧に近い耐圧を示
す半導体デバイスが実現される。たとえば、ＮＤ＝５Ｘ
１０”ｃｍ−３の基板を使用して、Ｌ−ｚｏ。As described above, by using the structure of the present invention, it is possible to realize a semiconductor device that exhibits a breakdown voltage close to the original breakdown voltage of silicon, without a drop in breakdown voltage due to electric field concentration on the gate or base, and without a drop in breakdown voltage at the surface. . For example, ND=5X
L-zo using a 10"cm-3 substrate.
ｐｍとすれば、４ＫＶ程度、Ｌ”４００μｍとすれば７
ＫＶ程度の耐圧の半導体デバイスが実現される。If it is pm, it is about 4KV, and if L is 400μm, it is 7
A semiconductor device with a breakdown voltage of approximately KV is realized.
本発明を、第１図、第２図の構造を例として説明したが
、この構造に限らないことはいうまでもない。要するに
、耐圧ながぜぐための高抵抗領域に接して存在する反対
導電型高濃度領域との間が逆バイアスされる構造のもの
についてはすべて有効である。デバイスの主電極領域と
なる高濃度領域と、所定の間隔だけ離れたところにフィ
ールトリミソ、ティンダリングとなる同導電型高濃度領
域を設けて介して金属電極を設は所定の面積だけ重なる
よ５１Ｃ４１１成したものであればよいわけである。Although the present invention has been described using the structures shown in FIGS. 1 and 2 as examples, it goes without saying that the invention is not limited to this structure. In short, any structure in which a high concentration region of the opposite conductivity type existing in contact with a high resistance region for resisting a breakdown voltage is reverse biased is effective. A high-concentration region that will be the main electrode region of the device and a high-concentration region of the same conductivity type that will serve as field trimming and tindaring are provided at a predetermined distance apart, and metal electrodes are set through them so that they overlap by a predetermined area. 51C411 is sufficient.
もちろん、この金属電極は、低抵抗のポリシリコンでも
よい。ここでは、基板主表面の一方の側だけに、本発明
の構造を用いたが、たとえば、第１図の構造で、ｎ−領
域１４の不、細物密度が非常に低くて、ｎ領域１３に隣
接する部分の電界強度が、ある程度強くなるようなとき
には、反対側表面にもこの構造を導入することもできる
。フィールドリミッティングリングは何段でも入れられ
る。Of course, this metal electrode may be made of low resistance polysilicon. Here, the structure of the present invention was used only on one side of the main surface of the substrate, but for example, in the structure shown in FIG. This structure can also be introduced on the opposite surface if the electric field strength in the area adjacent to the surface becomes strong to some extent. Field limiting rings can be inserted in any number of stages.
本発明の耐圧向上は、Ｓ’ Ｉ Ｔ ｈ ｙやＢＳＩＴ
だけでな（、静電誘導トランジスタ、バイポーラトラン
ジスタ、接合型ＦＥＴ、たて型構造Ｖ Ｄ Ｍ ＯＳ
（Ｖｅｒｔｉｃａｌ ＤｉｆｆｕｓｉｏｎＳｅｌｆ−ａ
ｌｉｇｎｅｄ ＭＯＳ）ｐ＋ｉｎ″Ｆダイオードなどに
もそのまま適用できる。The improvement in breakdown voltage of the present invention is achieved by improving S' I T hy and BSIT.
Not only (static induction transistor, bipolar transistor, junction FET, vertical structure VDM OS)
(Vertical DiffusionSelf-a
It can also be applied as is to ligated MOS) p+in''F diodes, etc.
ここでは、これらのものを総称して半導体デバイスと呼
ぶ。Here, these devices are collectively referred to as semiconductor devices.
本発明の半導体デバイ西’ｊ’ｊｊｊ ：：Ｌ耐圧が高
くて、かつオン電圧が小さいため、動作効率が高く、今
後ますます発展する高周波・高速電力制御の分野できわ
めて有効であり、その工業的価値は高い。The semiconductor device of the present invention has a high breakdown voltage and a small on-state voltage, so it has high operating efficiency and is extremely effective in the field of high-frequency and high-speed power control, which will continue to develop in the future. The value is high.
第１図は、本発明の半導体デバ１スの断面構造、第２図
はデバイスの電位分配を考える模式図、第３図はフィー
ルドリミッティングリングが１個の場合の回路図、第４
図はフィールドリミッティングリングが２個の場合の回
路図である。
特許出願人
第２図
３８５−
ｆｓ４図FIG. 1 is a cross-sectional structure of a semiconductor device of the present invention, FIG. 2 is a schematic diagram considering the potential distribution of the device, FIG. 3 is a circuit diagram when there is one field limiting ring, and FIG.
The figure is a circuit diagram when there are two field limiting rings. Patent Applicant Figure 2 385-fs4 Figure
Claims (1)
間が動作中に逆バイア、スになされることのある前記高
抵抗領域とけ反対導電型の主電極領域を備え、前記主電
極領域と同導電型領域を所定の前記高抵抗領域を介して
前記主電極領域の外周基板主表面に設け、前記主電極°
領域からの導電性電極の一部が、前記浮遊状態になされ
た同導電型領域上に絶縁層を介し“Ｃ重なるべく構成し
た部分を備えることを特徴とする半導体デバイス。A main electrode region is provided adjacent to a high resistance region and has a conductivity type opposite to that of the high resistance region, and the main electrode region is of a conductivity type opposite to that of the high resistance region, and the main electrode region may be reversely biased between the high resistance region and the high resistance region during operation. A region of the same conductivity type as the main electrode region is provided on the main surface of the outer peripheral substrate of the main electrode region via the predetermined high resistance region.
1. A semiconductor device comprising a part configured such that a part of a conductive electrode from a region overlaps the same conductivity type region in a floating state with an insulating layer interposed therebetween.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175986A JP2549834B2 (en) | 1982-10-06 | 1982-10-06 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175986A JP2549834B2 (en) | 1982-10-06 | 1982-10-06 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5965475A true JPS5965475A (en) | 1984-04-13 |
| JP2549834B2 JP2549834B2 (en) | 1996-10-30 |
Family
ID=16005697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57175986A Expired - Lifetime JP2549834B2 (en) | 1982-10-06 | 1982-10-06 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2549834B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63164362A (en) * | 1986-12-26 | 1988-07-07 | Toshiba Corp | Semiconductor device |
| JP2003158258A (en) * | 2001-11-26 | 2003-05-30 | Hitachi Ltd | Semiconductor device equipped with field plate |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4939385A (en) * | 1972-08-15 | 1974-04-12 | ||
| JPS5129879A (en) * | 1974-09-06 | 1976-03-13 | Hitachi Ltd | HANDOTAISOCHINOSEIZOHOHO |
-
1982
- 1982-10-06 JP JP57175986A patent/JP2549834B2/en not_active Expired - Lifetime
Patent Citations (2)
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| JPS4939385A (en) * | 1972-08-15 | 1974-04-12 | ||
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| JPS63164362A (en) * | 1986-12-26 | 1988-07-07 | Toshiba Corp | Semiconductor device |
| JP2003158258A (en) * | 2001-11-26 | 2003-05-30 | Hitachi Ltd | Semiconductor device equipped with field plate |
| JP4684505B2 (en) * | 2001-11-26 | 2011-05-18 | ルネサスエレクトロニクス株式会社 | Semiconductor device and power conversion device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2549834B2 (en) | 1996-10-30 |
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